JPS6059441A - デ−タ制御回路 - Google Patents
デ−タ制御回路Info
- Publication number
- JPS6059441A JPS6059441A JP58167985A JP16798583A JPS6059441A JP S6059441 A JPS6059441 A JP S6059441A JP 58167985 A JP58167985 A JP 58167985A JP 16798583 A JP16798583 A JP 16798583A JP S6059441 A JPS6059441 A JP S6059441A
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- JP
- Japan
- Prior art keywords
- signal
- data
- circuit
- gate signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（５）発明の技術分野
本発明は、データ制御回路、特にパイプライン処理など
により遅延されて出力されるデータに合わせて、データ
ストローブ信号を遅延させて出力するデータ制御回路に
関するものである。
により遅延されて出力されるデータに合わせて、データ
ストローブ信号を遅延させて出力するデータ制御回路に
関するものである。
（ロ）技術の背景と問題点
データ制御回路は、処理したデータを送出するに際し、
データの位置を示すデータストローブ信号を遅延させ、
データに同期させて送出、するこ吉が要求されている。
データの位置を示すデータストローブ信号を遅延させ、
データに同期させて送出、するこ吉が要求されている。
従来は、データを処理することによる遅延に対応して、
データストローブ信号自身を所定段数のシフトレジスタ
に入力して、クロックでｇｌ＜ ６ｒ）して同期をもた
せて送出していた。
データストローブ信号自身を所定段数のシフトレジスタ
に入力して、クロックでｇｌ＜ ６ｒ）して同期をもた
せて送出していた。
しかしながら、第１図に示すパイプライン処理のように
、データＯが４段の処理を行なう場合には、データ処理
に伴なう遅延量が大きくなり、従来のようにシフトレジ
スタを用いた遅延回路ではもはやシフトレジスタの段数
が非常に多くなり、事実上前記データストローブ信号を
遅延させることが困難となる問題があった。
、データＯが４段の処理を行なう場合には、データ処理
に伴なう遅延量が大きくなり、従来のようにシフトレジ
スタを用いた遅延回路ではもはやシフトレジスタの段数
が非常に多くなり、事実上前記データストローブ信号を
遅延させることが困難となる問題があった。
（ｑ 発明の目的と構成
本発明は、パイプライン処理などにより遅延されて出力
されるデータに同期したデータストローブ信号を送出す
るために、データの存在を示すゲート信号を所定時間遅
延させ、この遅延させたゲート信号とデータストローブ
信号、あるいはデータストローブ信号の入力がなくなっ
た場合には内部クロック信号とのアンドをとることによ
り、遅延時間の大きなデータストローブ信号を簡単な構
成によって得ることを目的としている。そのため、本発
明のデータ制御回路は、入力されたデータを順次処理し
て出力するに際し、データ処理に伴なう遅延に合わせて
データストローブ信号を送出するデータ制御回路におい
て、データが入力されている状態を表わすゲート信号と
、入力された該ゲート信号を入力されたデータストロー
ブ信号にもとづき、前記データ処理に要するクロック数
だけ遅延させた始端部を有するとともに、前記ゲート信
号が入力されなくなった後データ処理に要するクロック
数だけ遅延させた終端部を有するゲート信号を発生させ
るゲート信号遅延回路と、該ゲート信号遅延回路からの
信号および前記データストローブ信号あるいはデータス
トローブ信号が入力されなくなった場合は、内部クロッ
ク信号の論理をとる論理回路とを有することを特徴とし
ている。
されるデータに同期したデータストローブ信号を送出す
るために、データの存在を示すゲート信号を所定時間遅
延させ、この遅延させたゲート信号とデータストローブ
信号、あるいはデータストローブ信号の入力がなくなっ
た場合には内部クロック信号とのアンドをとることによ
り、遅延時間の大きなデータストローブ信号を簡単な構
成によって得ることを目的としている。そのため、本発
明のデータ制御回路は、入力されたデータを順次処理し
て出力するに際し、データ処理に伴なう遅延に合わせて
データストローブ信号を送出するデータ制御回路におい
て、データが入力されている状態を表わすゲート信号と
、入力された該ゲート信号を入力されたデータストロー
ブ信号にもとづき、前記データ処理に要するクロック数
だけ遅延させた始端部を有するとともに、前記ゲート信
号が入力されなくなった後データ処理に要するクロック
数だけ遅延させた終端部を有するゲート信号を発生させ
るゲート信号遅延回路と、該ゲート信号遅延回路からの
信号および前記データストローブ信号あるいはデータス
トローブ信号が入力されなくなった場合は、内部クロッ
ク信号の論理をとる論理回路とを有することを特徴とし
ている。
■ 発明の実施例
以下図面を参照しつつ本発明の詳細な説明する。
第１図はパイプライン処理を説明する説明図、第２図は
本発明の１実施例ブロック図、第３図は第２図図示本発
明の１実施例ブロック図の動作を説明する説明図、第４
図は第２図図示本発明に係るゲート遅延回路の１電気回
路例を示す。
本発明の１実施例ブロック図、第３図は第２図図示本発
明の１実施例ブロック図の動作を説明する説明図、第４
図は第２図図示本発明に係るゲート遅延回路の１電気回
路例を示す。
図中、１はクロック選択回路、２はゲート信号遅延回路
、３はアンド回路、４はスタート・エンドパルス抽出回
路、５，６．９はフリップフロップ回路（ＦＦ）、７，
８はカウンタを表わす。
、３はアンド回路、４はスタート・エンドパルス抽出回
路、５，６．９はフリップフロップ回路（ＦＦ）、７，
８はカウンタを表わす。
第１図において、データ０（ｍ３図Ｏ）を入力して処理
１．処理２．・・・、処理ルと順次パイプライン処理を
行なうと、その処理結果である遅延データ０（８３図θ
）は第３図θ図示Ｔｏだけ遅れる。この遅延時間Ｔｏに
合わせて遅延されたデータストローブ信号を得る必要が
ある。
１．処理２．・・・、処理ルと順次パイプライン処理を
行なうと、その処理結果である遅延データ０（８３図θ
）は第３図θ図示Ｔｏだけ遅れる。この遅延時間Ｔｏに
合わせて遅延されたデータストローブ信号を得る必要が
ある。
第２図において、図中１はクロック選択回路であって、
ゲート信号■（第３図■）が入力されている間（１−Ｉ
レベル状態）はデータθと一緒に送られてくるデータス
トｏ−ブ信号◎（第３図◎）をゲート信号遅延回路２お
よびアンド回路３に供給し、ゲート信号■が入力されな
くなったとき（Ｌレベル状態）は内部クロック信号（パ
イプライン処理を行なうクロックから得られる信号）を
ゲート信号遅延回路２およびアンド回路３に供給する回
路である。これにより、ゲート信号遅延回路２およびア
ンド回路３には、第１図図示処理１にデータＯが入力さ
れている間はデータストローブ信号＠がクロック信号と
して供給され、データＯの入力が完了した後は内部クロ
ック信号がクロック信号゛として供給されることになる
。
ゲート信号■（第３図■）が入力されている間（１−Ｉ
レベル状態）はデータθと一緒に送られてくるデータス
トｏ−ブ信号◎（第３図◎）をゲート信号遅延回路２お
よびアンド回路３に供給し、ゲート信号■が入力されな
くなったとき（Ｌレベル状態）は内部クロック信号（パ
イプライン処理を行なうクロックから得られる信号）を
ゲート信号遅延回路２およびアンド回路３に供給する回
路である。これにより、ゲート信号遅延回路２およびア
ンド回路３には、第１図図示処理１にデータＯが入力さ
れている間はデータストローブ信号＠がクロック信号と
して供給され、データＯの入力が完了した後は内部クロ
ック信号がクロック信号゛として供給されることになる
。
図中２はゲート信号遅延回路であって、前記パイプライ
ン処理を行なうために入力されたデータθ（第３図Ｏ）
の存在を示すゲート信号■（第３図■）を前記パイプラ
イン処理に要する時間ＴＯおよびＴ２ （第３図図示）
だけ遅延させる回路である。該ゲート信号遅延回路２か
ら出力される遅延ゲート信号＠（第３図＠）はアンド回
路３に供給され、前記クロック選択回路１から供給され
たクロック信号とのアンドがとられ、その結果として遅
延データストローブ信号の（第３図＠）が得られる。こ
の場合、遅延時間ＴＯとＴ２とは必ずしも等しい必要は
ない。その理由は、データθが第１図図示処理代に入力
された後は、パイプライン処理独自の内部クロック信号
によって処理をしてもかまわないから、独自の内部クロ
ック信号によって処理するとともに、これに対応したチ
ータストローブ信号を送出すればよいからである。
ン処理を行なうために入力されたデータθ（第３図Ｏ）
の存在を示すゲート信号■（第３図■）を前記パイプラ
イン処理に要する時間ＴＯおよびＴ２ （第３図図示）
だけ遅延させる回路である。該ゲート信号遅延回路２か
ら出力される遅延ゲート信号＠（第３図＠）はアンド回
路３に供給され、前記クロック選択回路１から供給され
たクロック信号とのアンドがとられ、その結果として遅
延データストローブ信号の（第３図＠）が得られる。こ
の場合、遅延時間ＴＯとＴ２とは必ずしも等しい必要は
ない。その理由は、データθが第１図図示処理代に入力
された後は、パイプライン処理独自の内部クロック信号
によって処理をしてもかまわないから、独自の内部クロ
ック信号によって処理するとともに、これに対応したチ
ータストローブ信号を送出すればよいからである。
第４図において、図中４はスタート・エンドパルス抽出
回路であって、ゲート信号の（第３図の）のゲートスタ
ート信号（第３図■図示ゲート信号の立上り部）および
ゲートエンド信号（第３図■図示ゲート信号の立下り部
）を抽出して夫々ＦＦＩ（５）およびＦ Ｆ ２ （６
）のセット端子に入力してＦＦＩ（５）およびＦ Ｆ
２ （６）をセット状態にする回路である。
回路であって、ゲート信号の（第３図の）のゲートスタ
ート信号（第３図■図示ゲート信号の立上り部）および
ゲートエンド信号（第３図■図示ゲート信号の立下り部
）を抽出して夫々ＦＦＩ（５）およびＦ Ｆ ２ （６
）のセット端子に入力してＦＦＩ（５）およびＦ Ｆ
２ （６）をセット状態にする回路である。
Ｆ Ｆ １ （５）およびＦ’ Ｆ’ ２ （６）のセ
ット状態における各出力信号は夫々カウンタ１（７）お
よびカウンタ２（８）のカウントイネーブル信号として
供給される。
ット状態における各出力信号は夫々カウンタ１（７）お
よびカウンタ２（８）のカウントイネーブル信号として
供給される。
カウンタ１（７）およびカウンタ２（８）には夫々初期
値としてデータ処理に伴なう所定の遅延時間Ｌｆｌ。
値としてデータ処理に伴なう所定の遅延時間Ｌｆｌ。
およびＩｌｌ、、（第３図図示）に対応する遅延値が入
力されてい、る。そして、前記Ｆ Ｆ １ （５）およ
びＦＦ２（６）からの各カウントイネーブル信号にもと
づき、カウンタ１（７）およびカウンタ２（８）はクロ
ック選択回路１から供給されたクロック信号を計数する
。
力されてい、る。そして、前記Ｆ Ｆ １ （５）およ
びＦＦ２（６）からの各カウントイネーブル信号にもと
づき、カウンタ１（７）およびカウンタ２（８）はクロ
ック選択回路１から供給されたクロック信号を計数する
。
そして、所定の計数を行なった後、各出力信号編夫々前
記Ｆ Ｆ １ （５）およびＦ’Ｆ’２（６）のリセッ
ト端子に供給し、リセット状態にする。これにより各Ｆ
、 Ｆ １ （５）およびＦ’ Ｆ ２ （６）はカウ
ントイネーブル信号の送出を停止する。
記Ｆ Ｆ １ （５）およびＦ’Ｆ’２（６）のリセッ
ト端子に供給し、リセット状態にする。これにより各Ｆ
、 Ｆ １ （５）およびＦ’ Ｆ ２ （６）はカウ
ントイネーブル信号の送出を停止する。
このように、カウンタ１（７）がゲートスタート信号に
もとづき所定数のクロック信号を計数した場合、出力信
号を前記Ｆ Ｆ １ （５）のリセット端子に供給して
Ｆ Ｆ １ （５）をリセット状態にしてカウントイネ
ーブル信号の送出を停止させるとともに、ＦＦ３（９）
のセット端子に供給してＦ Ｆ ３ （９）をセラ］・
状態にしてＨレベル状態の遅延ゲート信号＠（第３図Ｏ
）を送出する。
もとづき所定数のクロック信号を計数した場合、出力信
号を前記Ｆ Ｆ １ （５）のリセット端子に供給して
Ｆ Ｆ １ （５）をリセット状態にしてカウントイネ
ーブル信号の送出を停止させるとともに、ＦＦ３（９）
のセット端子に供給してＦ Ｆ ３ （９）をセラ］・
状態にしてＨレベル状態の遅延ゲート信号＠（第３図Ｏ
）を送出する。
そして、カウンタ２（８）がゲートエンド信号にもとづ
き所定数のクロック信号を計数した場合、出力信号を前
記Ｆ Ｆ ２ （６）のリセット端子に供給してＦ Ｆ
２ （６）をリセット状態にしてカウントイネーブル
信号の送出を停止させるとともに、Ｆ Ｆ ３ （９）
のリセット端子に供給してＦ Ｆ ３ （９）をリセッ
ト状態にしてＬレベル状態の遅延ゲート信号○（第３図
＠）を送出する。
き所定数のクロック信号を計数した場合、出力信号を前
記Ｆ Ｆ ２ （６）のリセット端子に供給してＦ Ｆ
２ （６）をリセット状態にしてカウントイネーブル
信号の送出を停止させるとともに、Ｆ Ｆ ３ （９）
のリセット端子に供給してＦ Ｆ ３ （９）をリセッ
ト状態にしてＬレベル状態の遅延ゲート信号○（第３図
＠）を送出する。
以上説明したように、ゲート信号■の立上り時刻および
立下り時刻から所定クロック数を計数して、第３図図示
ＴｏとＴ２を得ることにより、遅延ゲート信号＠（第３
図■）が得られる。
立下り時刻から所定クロック数を計数して、第３図図示
ＴｏとＴ２を得ることにより、遅延ゲート信号＠（第３
図■）が得られる。
（ト）発明の詳細
な説明した如く本発明によれば、パイプライン処理など
におけるデータ処理の遅れに伴なうデータストローブ信
号を遅延させる場合に、ゲート信号を遅延させた後、遅
延デーラストローブ信号を得ているため、従来のシフト
レジスタを用いてチータストローブ信号を遅延さぜる回
路などに比し、簡単な回路構成によって遅延データスＩ
・ローブ信号を得ることが可能となる。また、全データ
がパイプライン処理である処理１．処理２．・・・処理
ｎに入力された後は、内部クロックにより、パイプライ
ン処理（処理１．処理２．・・、処理ｒＬ）を実行する
ことが可能となり、チータストローブ信号を遅延する回
路構成が簡単になる。
におけるデータ処理の遅れに伴なうデータストローブ信
号を遅延させる場合に、ゲート信号を遅延させた後、遅
延デーラストローブ信号を得ているため、従来のシフト
レジスタを用いてチータストローブ信号を遅延さぜる回
路などに比し、簡単な回路構成によって遅延データスＩ
・ローブ信号を得ることが可能となる。また、全データ
がパイプライン処理である処理１．処理２．・・・処理
ｎに入力された後は、内部クロックにより、パイプライ
ン処理（処理１．処理２．・・、処理ｒＬ）を実行する
ことが可能となり、チータストローブ信号を遅延する回
路構成が簡単になる。
第１図はパイプライン処理を説明する説明図、第２図は
本発明の１実施例ブロック図、第３図は第２図図示本発
明の１実施例ブロック図の動作を説明Ｊ−る説明図、第
４図は第２図図示本発明に係るゲート遅延回路の１電気
回路例を示す。 図中、１はクロック選択回路、２はゲート信号遅延回路
、３はアンド回路、４はスタート・エンドパルス抽出回
路、５，６．９はフリップフロップ回路（ＦＦ）、７，
８はカウンタを表わす。 特許出願人 富士通株式会社 代理人 弁理士 森 １） 寛 （外１名） ８ ３ 図 第４図 ム
本発明の１実施例ブロック図、第３図は第２図図示本発
明の１実施例ブロック図の動作を説明Ｊ−る説明図、第
４図は第２図図示本発明に係るゲート遅延回路の１電気
回路例を示す。 図中、１はクロック選択回路、２はゲート信号遅延回路
、３はアンド回路、４はスタート・エンドパルス抽出回
路、５，６．９はフリップフロップ回路（ＦＦ）、７，
８はカウンタを表わす。 特許出願人 富士通株式会社 代理人 弁理士 森 １） 寛 （外１名） ８ ３ 図 第４図 ム
Claims (1)
- 入力されたデータを順次処理して出力するに際し、デー
タ処理に伴なう遅延に合わせてデータストローブ信号を
送出するデータ制御回路において、データが入力されて
いる状態を表イつすゲート信号と、入力された該ゲート
信号を入力されたデータストローブ信号にもとづき前記
データ処理に要するクロック数だけ遅延させた始端部を
有するとともに前記ゲート信号が入力されなくなった後
、データ処理に要するクロック数だけ遅延させた終端部
を有するゲート信号を発生させるゲート信号遅延回路と
、該ゲート信号遅延回路からの信号および前記データス
トローブ信号あるいはデータストローブ信号が入力され
なくなった場合は内部クロック信号の論理をとる論理回
路とを有することを特徴とするデータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167985A JPS6059441A (ja) | 1983-09-12 | 1983-09-12 | デ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167985A JPS6059441A (ja) | 1983-09-12 | 1983-09-12 | デ−タ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6059441A true JPS6059441A (ja) | 1985-04-05 |
Family
ID=15859663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58167985A Pending JPS6059441A (ja) | 1983-09-12 | 1983-09-12 | デ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059441A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60205745A (ja) * | 1984-03-30 | 1985-10-17 | Yokogawa Medical Syst Ltd | パイプライン方式の演算装置 |
| JPS62203283A (ja) * | 1986-03-03 | 1987-09-07 | Hitachi Ltd | 画像処理プロセツサ |
| JPS63120380A (ja) * | 1986-11-10 | 1988-05-24 | Sumitomo Electric Ind Ltd | フイルタ回路 |
| JPH0744265A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | パイプライン処理回路 |
-
1983
- 1983-09-12 JP JP58167985A patent/JPS6059441A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60205745A (ja) * | 1984-03-30 | 1985-10-17 | Yokogawa Medical Syst Ltd | パイプライン方式の演算装置 |
| JPS62203283A (ja) * | 1986-03-03 | 1987-09-07 | Hitachi Ltd | 画像処理プロセツサ |
| JPS63120380A (ja) * | 1986-11-10 | 1988-05-24 | Sumitomo Electric Ind Ltd | フイルタ回路 |
| JPH0744265A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | パイプライン処理回路 |
| US5974555A (en) * | 1993-08-03 | 1999-10-26 | Nec Corporation | Pipeline processing apparatus having small power consumption |
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