JPH10333921A - 割り込み制御装置 - Google Patents

Abstract

(57)【要約】 【課題】周辺回路およびその周辺回路から出力される割
り込み信号の種類を増加させる時にマイクロコンピュー
タの割り込み処理のパフォーマンスを低減させず、かつ
周辺回路追加時のコスト上昇を抑える。 【解決手段】割り込み制御回路にカウンタとデコーダを
追加し、周辺回路に割り込みシフト回路を追加する。一
定時間毎（例えばカウンタのオーバーフロー）に複数の
周辺回路からの割り込み信号を割り込みシフト回路内部
のシフトラッチに同時に書き込むことと、シフトラッチ
のシフト動作と同期してカウンタがカウント動作するこ
とで、割り込み制御回路に割り込み信号が入力された時
のカウンタの値で割り込みを発生した周辺回路がどれか
判別できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は割り込み制御装置に
関し、特にＣＰＵと周辺回路間での割り込み処理要求信
号の伝達手段を有する割り込み制御装置に関する。

【０００２】

【従来の技術】従来の割り込み制御装置は、例えば、特
開昭６２−２５９１５７号公報に開示されている。図１
０は従来の割り込み制御装置の一例の構成を示す図であ
る。割り込みベクタと割り込み要求信号線が一対一で対
応する従来例を図１０を参照して説明する。この割り込
み制御装置は、割り込み処理機能を備えたＣＰＵ９と、
タイマ／カウンタ、シリアル回路などの複数の周辺回路
１−１〜１−ｎと、割り込み処理プログラムの先頭番地
が格納されている番号を示すベクタアドレスを発生する
ベクタアドレス発生器８と、データバス１０と、各周辺
回路から発生した割り込み信号を排他的に選択してＣＰ
Ｕへ伝える排他制御回路２５と、周辺回路１−１〜１−
ｎからそれぞれ出力される割り込み要求信号線２−１〜
２−ｎとを備える。

【０００３】次に、この割り込み制御装置の動作につい
て、周辺回路１−３から割り込み要求が発生したとして
説明する。周辺回路１−３から発生した割り込み要求
は、排他制御回路２５によって選択されＣＰＵ９へ割り
込み要求が発生したことを知らせる。ＣＰＵ９は割り込
み要求を受け付け可能な状態になると、ベクタアドレス
発生器８にアクノリッジ信号１２を出力する。ベクタア
ドレス発生器８は周辺回路１−３に対応するベクタアド
レスを生成してデータバス１０を介してＣＰＵ９へ伝え
る。

【０００４】以上の動作が終了するとＣＰＵ９は周辺回
路１−３に対応した割り込み処理プログラムの実行を開
始する。複数の周辺回路から同時に割り込み要求が発生
した場合、排他制御回路２５によって決められた優先順
位に従ってどれか１つの割り込み要求が選択される。選
択されなかった割り込み要求はＣＰＵ９が次の割り込み
要求を受け付け可能になるまで排他制御回路２５内部に
保持される。ここでは周辺回路１−３に割り込み要求が
発生した場合について説明したが、他の周辺回路に割り
込み要求が発生しても同様の処理を行う。

【０００５】しかし周辺回路数が増えるにつき割り込み
要求信号線数も増加するため、回路内部にしめる配線の
領域が大きくなるという問題があった。次に、この問題
を解決した配線数を減らした第２の従来例を説明する。

【０００６】図６を参照すると、この割り込み制御装置
は、割り込み要求信号がどの周辺回路から出力されてい
るかを判別する判別回路７と、それぞれ周辺回路（１−
１〜１−ｎ）に対応し周辺回路（１−１〜１−ｎ）から
ＣＰＵ９への割り込み要求信号を周辺回路１−１〜１−
ｎに固有の割り込み要求期間に出力する割り込み保持回
路１７−１〜１７−ｎと、判別回路７より出力される時
分割された割り込み要求信号をＣＰＵ９に伝達する割り
込み要求信号６とを備える。

【０００７】図７は割り込み保持回路１７−３の内部構
成を示す図であり、図６と同じ機能を有する構成要素に
は同じ参照番号を付けてある。割り込み保持回路（１７
−１〜１７−ｎ）はＳ入力が有効になると１を保持しＲ
入力が有効になると０を保持するセットリセット型フリ
ップフロップ１３（以下ＲＳＦＦと略す）と、クロック
信号ＣＬＫの立ち上がりでＲＳＦＦ１３の出力を保持す
るラッチ１４と、ラッチ１４の出力と基準信号５の論理
積をとるＡＮＤ回路１５と、クロック信号ＣＬＫの立ち
上がりでカウント１９と、カウンタ１９の値が立ち上が
りで０にクリアする３ビットのバイナリカウンタ１９
と、カウンタ１９の値が１つの設定値であるときに出力
するデコーダ２０で構成される。図３の説明に有るよう
に、周辺回路１−３はカウンタ１９の値が２の時に割り
当ててあるので、デコーダ２０はカウンタ１９の値が２
の時に有効となる。

【０００８】図８は図６の判別回路７の内部構成を示す
図であり、図６と同じ機能を有する構成要素には同じ参
照符号を付けてある。この判別回路７はクロック信号Ｃ
ＬＫの立ち上がりでカウントアップしオーバフローで基
準信号５を出力し内部システムリセットで０にクリアさ
れ最小限ｎ値のカウントできるバイナリカウンタ２１と
カウンタ２１の各値において１出力ずつアクティブ値を
出力するデコーダ２２と、デコーダ２２からの各デコー
ダ信号と割り込み要求信号６の論理積を演算する回路２
３−１〜２３−ｎと、割り込み要求のあった周辺回路を
記憶するラッチ２４−１〜２４−ｎとで構成される。

【０００９】図３は割り込み要求期間サイクルを示した
ものであり、ＣＬＫはシステムクロックである。カウン
タ２１のオーバフローによって出力される基準信号５の
立ち上がりから次の立ち上がりまでを割り込み要求期間
サイクルと呼ぶ。この割り込み要求期間サイクルをカウ
ンタ２１の値ごとに１つの周辺回路の割り込みに割り当
てる。カウンタ２１が０の時は周辺回路１−１、１の時
は周辺回路１−２、２の時は周辺回路１−３、‥‥、ｎ
−１の時は周辺回路１−ｎのように対応する。

【００１０】図９は図６において周辺回路１−３に割り
込み要求が発生したときの動作を示すタイミングチャー
トである。

【００１１】割り込み信号が発生した時の動作を図３，
図６，図７，図８および図９を参照して説明する。な
お、また、ここでは説明の簡略化の為に周辺回路が８個
ある場合と仮定する。従ってｎ＝８であり、カウンタ１
９および２１は３ビットのカウンタである。

【００１２】図７において周辺回路１−３から割り込み
要求２−３が出力されるとＲＳＦＦ１３に“１”が保持
され、時刻ｔ９２のタイミングのＣＬＫの立ち上がりで
ラッチ２１４に“１”が保持される。カウンタ１９はカ
ウンタ２１と同期してカウントアップし、時刻ｔ９５の
タイミングでカウンタ１９の値が２である時にデコーダ
２０が“１”を出力する。ここでＡＮＤ回路１８により
割り込み信号がラッチ１４に保持されていると割り込み
信号６を出力する。割り込み信号６は図６で複数の割り
込み保持回路（１７−１から１７−ｎ）からワイヤード
ＯＲされて判別回路７に接続される。ワイヤードＯＲさ
れた信号は接続された複数の信号線のうち、どれか１つ
の出力が１である場合１となる。

【００１３】判別回路７ではカウンタ２１およびデコー
ダ２２により書く周辺回路に対応したデコード信号８本
を生成していて、ＡＮＤ回路２３−１〜２３−ｎの片側
に接続されている。ＡＮＤ回路２３−１〜２３−ｎのも
う一方の入力は割り込み要求線６が接続されていて、カ
ウンタ２１の値が２であるときに有効な信号が入力され
ると数編回路１−３に対応したＡＮＤ回路２３−３が出
力して、ラッチ２４−４が有効になる。ラッチ２４−１
〜２４−ｎの出力はすべてＯＲされて割り込み要求信号
線１１を有効にし、割り込み要求が発生したことをＣＰ
Ｕ９へ知らせる。

【００１４】ＣＰＵ９が割り込み要求を受け付けた後の
処理については既に説明したものと同一であるのでその
説明は省略する。ここでは周辺回路１−３に割り込み処
理が発生した場合を説明したが、他の周辺回路の場合も
同様の動作を行う、複数の周辺回路から同時に割り込み
要求が発生した場合、割り込み要求期間サイクルのう
ち、割り当てられたタイミングでしか割り込み要求信号
を判別かリオ７へ出力しないので、該当するタイミング
まで割り込み保持回路の内部に保持される。従ってタイ
ミングの競合はしない。

【００１５】

【発明が解決しようとする課題】しかしながら従来例の
問題点は、周辺回路数が増えるにつき割り込み要求信号
線数も増加する為、回路内部に占める配線の領域が大き
くなることである。

【００１６】第２の従来例の問題点は、従来例で問題と
なった割り込み要求信号線数を減らすために各周辺回路
ごとにカウンタとデコーダが必要であり、その為の回路
量が増加してしまうことである。その理由は、各周辺ご
とにカウンタを用意しない場合は判別回路内部のカウン
タの値を各周辺回路に伝達しなければならない。

【００１７】

【課題を解決するための手段】本発明の割り込み制御装
置は、複数の周辺回路と、前記複数の周辺回路で発生さ
れる割り込み要求信号を保持し、シフト動作する手段を
持った複数の割り込み要求信号シフト回路と、前記複数
の割り込み要求信号シフト回路全てに基準信号を出力す
ると共に前記割り込み要求信号シフト回路からシフトさ
れ出力された割り込み要求信号を入力し前記複数の周辺
回路のうちどの周辺回路から発生された割り込み要求信
号かを判別する判別回路とを有する。

【００１８】さらに本発明の割り込み制御装置の前記割
り込み要求信号シフト回路は、前記周辺回路からの割り
込み要求信号と前段の割り込み要求信号シフトと回路の
シフトラッチからの割り込み要求信号と前記基準信号と
を入力するものであってセット端子に前記周辺回路から
の割り込み要求信号を、リセット端子に第２のラッチ手
段の出力と前記基準信号との論理信号を各々入力する第
１のラッチ手段と、データ端子に前記第１のラッチ手段
の出力を、クロック端子に内部クロック信号を各々入力
する第２のラッチ手段とセット端子に前記第２のラッチ
手段の出力と前記基準信号との論理信号を、データ端子
に前記前段の割り込み要求信号シフト回路のシフトラッ
チからの割り込み要求信号を、クロック端子に前記内部
クロック信号を各々入力し、出力信号を後段の前記割り
込み要求信号シフト回路あるいは前記判別回路に出力す
る第３のラッチ手段を有する。

【００１９】さらにまた、本発明の割り込み制御装置の
前記複数の割り込み要求信号シフト回路のうち最前段の
割り込み要求信号シフト回路の前記第３のラッチ手段の
データ端子は固定電位が接続される。

【００２０】また、本発明の割り込み制御装置の前記判
別回路は、クロック端子に前記内部クロック信号を入力
し前記内部クロック信号が入力される度に計数手段と、
前記計数手段の値をデコードするデコード手段と、前記
デコード手段の出力と前記複数の割り込み要求信号シフ
ト回路のうち最終の割り込み要求信号シフト回路からの
出力とを各々入力し論理結果を出力する複数のダイ２の
論理回路と、前記複数の論理回路の出力を各々入力する
複数の第４のラッチ手段と、前記複数のラッチ手段の出
力を入力し論理積を出力する第３の論理回路とを有す
る。

【００２１】さらに、本発明の割り込み装置の前記計数
手段は、前記内部クロック信号の入力により計数処理を
し、前記割り込み要求信号シフト回路は、前記基準信号
の入力により前記周辺回路からの前記割り込み要求信号
を保持し、前記計数手段の計数処理に同期して前段の割
り込み要求信号シフト回路の前記第４のラッチ手段が保
持している値を順次保持しシフト動作を行う構成であ
り、さらにまた、前記判別回路は、前記計数手段が示す
値に応じて前記基準信号を発生し、前記複数の周辺回路
のうち前記計数手段の値に対応した任意の周辺回路から
の割り込み要求信号を前記複数の割り込み要求信号シフ
ト回路と前記複数の論理回路のうち前記計数手段の値に
対応した任意の第２の論理回路と前記第４のラッチ手段
と前記第３の論理回路とを各々介して出力する手段を有
する。

【００２２】

【発明の実施の形態】図１は本発明の一実施の形態を示
す構成図である。

【００２３】図１を参照すると、この実施の形態はそれ
ぞれの周辺回路（１−１〜１−ｎ）に対応した割り込み
シフト回路（３−１〜３−ｎ）と、割り込み要求信号が
どの周辺回路から出力されているかを判別する判別回路
７と、判別回路７から出力される基準信号線５と、割り
込みシフト回路（３−１）から出力される割り込み要求
信号線６とを備える。

【００２４】割り込みシフト回路（３−１〜３−ｎ）は
割り込み要求の入力を２個有し、一方は対応する周辺回
路が（１−１〜１−ｎ）に、他方は隣の割り込みシフト
回路からの割り込み要求信号４−ｎに接続されている。
また、判別回路７から一番遠い割り込みシフト回路（３
−ｎ）の割り込み要求入力は一方が周辺回路１−ｎに、
他方はＧＮＤに接続されている。

【００２５】図２は割り込みシフト回路３−３の詳細な
構成を示す図であり、割り込みシフト回路（３−１〜３
−ｎ）はクロック信号ＣＬＫの立ち上がりで割り込み入
力４−３を保持しセット入力の立ち上がりで１を保持す
るシフトラッチ１６を有する。

【００２６】図４は本発明の割り込みシフト回路の動作
を示すタイミングチャートである。図４において時刻ｔ
４１〜ｔ４８および縦の点線は説明の便宜上付けたもの
で、回路の動作に影響するものではない。

【００２７】図５は本発明の割り込み制御方式の動作を
示すタイミングチャートである。図５において時刻ｔ５
１〜ｔ５８および縦の点線は説明の便宜上付けたもの
で、回路の動作に影響するものではない。

【００２８】本発明における割り込み信号が発生した時
の動作を図１乃至図５および図８を参照して説明する。
なお、また、ここでは説明の簡略化の為に周辺回路が８
個ある場合と仮定する。従ってｎ＝８であり、カウンタ
２１は３ビットのカウンタである。

【００２９】図４を参照すると、周辺回路１−３から割
り込み要求２−３が出力されるとＲＳＦＦ１３に“１”
が保持され、時刻ｔ４２のタイミングのＣＬＫの立ち上
がりでラッチ１４に“１”が保持される。シフトラッチ
１６はＣＬＫが立ち上がるたびに割り込み要求入力４−
３を保持し割り込み要求出力４−２から出力するが、時
刻ｔ４５のタイミングで基準信号５が“１”になるとＡ
ＮＤ回路１５によりシフトラッチ１６は優先的に“１”
を保持する。このシフトラッチ１６は割り込み信号発生
器３−１〜３−ｎを直列に接続するシフトレジスタを構
成する。図５を参照すると、時刻ｔ５１のタイミングで
基準信号５が“１”になった時に割り込み要求信号線４
−２が“１”になり、以後ＣＬＫの立ち上がり毎に割り
込み要求信号線４−１から要求信号線６とシフトしてい
く。時刻ｔ５３のタイミングで割り込み要求信号線６が
“１”になった時、カウンタ２１の値は２である。カウ
ンタ２１の値が２３−３が出力して、ラッチ２４−３が
有効になる。

【００３０】ＣＰＵ９が割り込み要求を受け付けた後の
処理については既に説明したものと同一である為に省略
する。ここでは周辺回路１−３に割り込み処理が発生し
た場合を説明したが、他の周辺回路の場合も同様の動作
を行う。複数の周辺回路から同時に割り込み要求が発生
した場合、各割り込み要求は基準信号５が発生した時点
でシフトレジスタに書き込まれ、判別回路に入力される
までシフト動作を続ける。基準信号５が発生しない間は
各割り込みシフト回路内部に保持される。判別回路７へ
はシフト動作により入力されるので、タイミングの競合
はしない。

【００３１】

【発明の効果】以上説明したように、割り込み信号の伝
達にシフトレジスタを用いることで、従来例の問題点で
ある回路内部に占める配線の領域を減らし、かつ、第２
の従来例の問題点であるカウンタとデコーダ部分の回路
量を減らした上で、第２の従来例と同等の動作が可能で
あるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態の割り込み制御装置の構
成を示す図である。

【図２】図１に示す割り込みシフト回路の構成を示す図
である。

【図３】判別回路内部のカウンタ２１とデコーダ２２の
動作を示すタイミングチャートである。

【図４】本発明の割り込みシフト回路３−３の動作を示
すタイミングチャートである。

【図５】判別回路７の動作を示すタイミングチャートで
ある。

【図６】第２の従来の割り込み制御装置の構成を示す図
である。

【図７】従来の割り込み制御装置の割り込み保持回路の
構成を示す図である。

【図８】判別回路７の構成を示す図である。

【図９】従来の割り込み制御方式の割り込み保持回路１
７−３の動作を示すタイミングチャートである。

【図１０】従来の割り込み制御方式の構成を示す図であ
る。

【符号の説明】

１−１〜１−ｎ 周辺回路 ２−１〜２−ｎ 周辺回路からの割り込み要求信号 ３−１〜３−ｎ 割り込みシフト回路 ４−１〜４−ｎ 割り込み要求信号 ５ 基準信号 ６ 割り込み要求信号 ７ 判別回路 ８ ベクタアドレス発生器 ９ ＣＰＵ １０ データバス １１ 割り込み要求信号 １２ アクノリッジ信号 １３ セットリセット型フリップフロップ １４ ラッチ １５ ＡＮＤ回路 １６ シフトラッチ １７−１〜１７−ｎ 割り込み保持回路 １８ ＡＮＤ回路 １９ カウンタ ２０ デコーダ ２１ カウンタ ２２ デコーダ ２３−１〜２３−ｎ ＡＮＤ回路 ２４−１〜２４−ｎ ラッチ ２５ 排他制御回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の周辺回路と、前記複数の周辺回路
   で発生される割り込み要求信号を保持しシフト動作する
   手段を持った複数の割り込み要求信号シフト回路と、前
   記複数の割り込み要求信号シフト回路全てに基準信号を
   出力すると共に前記割り込み要求信号シフト回路からシ
   フトされ出力された割り込み要求信号を入力し前記複数
   の周辺回路のうちどの周辺回路から発生された割り込み
   要求信号かを判別する判別回路とを有することを特徴と
   した割り込み制御装置。
2. 【請求項２】 前記割り込み要求信号シフト回路は、前
   記周辺回路からの割り込み要求信号と前記の割り込み要
   求信号シフト回路のシフトラッチからの割り込み要求信
   号と前記基準信号とを入力するものであって、セット端
   子に前記周辺回路からの割り込み要求信号をリセット端
   子に第２のラッチ手段の出力と前記基準信号との論理信
   号と各々入力する第１のラッチ手段と、データ端子に前
   記第１のラッチ手段の出力をクロック端子に内部クロッ
   ク信号を各々入力する前記第２のラッチ手段と、セット
   端子に前記第２のラッチ手段の出力と前記基準信号との
   論理信号とをデータ端子に前記全段の割り込み要求信号
   シフト回路のシフトラッチからの割り込み要求信号とク
   ロック端子に前記内部クロック信号と各々入力し出力信
   号を後段の前記割り込み要求信号シフト回路あるいは前
   記判別回路に出力するダイ３のラッチ手段を有すること
   を特徴とした請求項１記載の割り込み制御装置。
3. 【請求項３】 前記複数の割り込み要求信号シフト回路
   のうち最前段の割り込み要求信号シフト回路の前記第３
   のラッチ手段のデータ端子は固定電位が持続される請求
   項２記載の割り込み制御装置。
4. 【請求項４】 前記判別回路は、クロック端子に前記内
   部クロック信号を入力し前記内部クロック信号が入力さ
   れる度に計数する計数手段と、前記計数手段の値をデコ
   ードするデコード手段と、前記デコード手段の出力と前
   記複数の割り込み要求信号シフト回路のうち最終段の割
   り込み要求信号シフト回路からの出力とを各々入力し論
   理結果を出力する複数の第２の論理回路と、前記複数の
   論理回路の出力を各々入力する複数の第４のラッチ手段
   と、前記複数の第４のラッチ手段の出力を入力し論理積
   を出力する第３の論理回路を有する請求項１記載の割り
   込み制御装置。
5. 【請求項５】 前記計数手段は前記内部クロック信号の
   入力により計数処理し、前記割り込み手段は前記内部ク
   ロック信号の入力により計数処理し、前記割り込み要求
   信号シフト回路は前記基準信号の入力により前記周辺回
   路からの前記割り込み要求信号を保持し、前記計数手段
   の計数処理に同期して前段の割り込み要求信号シフト回
   路の前記第４のラッチ手段が保持している値を順次保持
   しシフト動作を行う請求項１，２，３または４記載の割
   り込み制御装置。
6. 【請求項６】 前記判別回路は、前記計数手段が示す値
   に応じて前記基準信号を発生し、前記複数の周辺回路の
   うち前記計数手段の値に対応した任意の周辺回路からの
   割り込み要求信号を前記複数の割り込み要求信号シフト
   回路と前記複数の論理回路のうち前記計数手段の値に対
   応した任意の第２の論理回路と前記第４のラッチ手段と
   前記第３の論理回路とを各々介して出力する請求項１，
   ２，３または４記載の割り込み制御装置。