JP2001357005A - バスアクセス優先制御方法とその装置 - Google Patents

Abstract

(57)【要約】 【課題】 バスアクセス要求の発生頻度が時間的に大き
く変動する条件下でも、そのような変動に応じて最適に
優先制御を行うこと。 【解決手段】 所定時間間隔毎に該所定時間内でのバス
アクセス要求Ｅ１〜Ｅ３がバス使用要求元対応にカウン
タ４１〜４３各々でカウントされつつ、現所定時間内で
のバス使用要求元それぞれに対するバスアクセス要求上
での優先順位は、現所定時間に対する直前所定時間内で
のバス使用要求元対応バスアクセス要求カウント値間の
大小順として優先制御回路６に設定された上、該優先順
位によりバスアクセス要求Ｅ１〜Ｅ３が優先制御される
ようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、現所定時間内での
バス使用要求元それぞれに対するバスアクセス要求上で
の優先順位が、直前所定時間内でのバス使用要求元対応
バスアクセス要求発生頻度にもとづき設定された上、バ
ス使用要求元それぞれからのバスアクセス要求が優先制
御されるようにしたバスアクセス優先制御方法とその装
置に関するものである。

【０００２】

【従来の技術】３ステートバッファはその出力インピー
ダンスが高出力インピーダンス状態に制御可とされてお
り、したがって、ワイヤードオア接続が可とされている
が、３ステートバッファを用いたバス方式は、現在のと
ころ、ＬＳＩ内部回路等で必要不可欠な技術とされたも
のとなっている。しかしながら、共通バスに接続されて
いる複数の３ステートバッファのうち、２以上のものに
同時にイネーブル信号が出力された上、それら２以上の
３ステートバッファ各々が同時に低出力インピーダンス
状態におかれる場合には、２以上の３ステートバッファ
間でＤＣ電流が流れてしまう結果として、素子の劣化
や、ＣＭＯＳの場合にはラッチアップ等の要因となり、
素子破壊を起こす虞があるものとなっている。即ち、複
数の３ステートバッファがワイヤードオア接続される場
合には、２以上の３ステートバッファが同時に低出力イ
ンピーダンス状態におかれることは、回路設計上、回避
される必要があったものである。

【０００３】ところで、特開平６−１９５３０４号公報
では、複数の３ステートバッファが共通バス上でワイヤ
ードオア接続された上、バスアクセス優先制御が行われ
ることによって、共通バス上では信号授受上での競合が
防止されたものとなっている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記公
報による場合、バス使用要求元それぞれに対するバスア
クセス要求上での優先順位は常時固定的に設定されてい
ることから、複数のバスアクセス要求が同時的に発生し
競合する場合には、常に優先順位の高いものからのバス
アクセス要求が最優先に処理される結果として、優先順
位下位のものからのバスアクセス要求は往々にして待ち
状態におかれ、これがために、そのバスアクセス要求は
早期に処理され得ないものとなっている。また、それと
は別に、時間上、バスアクセス要求タイミングが早いバ
スアクセス要求に対し、バス使用権を優先的に獲得させ
るような優先制御が採られる場合には、実際上、優先的
に処理されるべきであるにも拘らず、バスアクセス要求
上のタイミング如何によってはバス使用権が獲得され得
ず、したがって、待ち状態におかれ、効率的にバスアク
セス要求が処理され得ないものとなっている。

【０００５】ところで、この種の分野では、ラウンドロ
ビン方式や重み付けラウンドロビン方式等といった具合
に、これまでにも、各種の優先制御方法が知られている
が、何れの優先制御方法も、ある一定条件下でのものと
しては不適当となっている。即ち、バス使用要求元それ
ぞれに対するバスアクセス要求上での優先順位が本来的
には同等とされつつも、それらバス使用要求元それぞれ
からのバスアクセス要求の発生頻度が時間的に大きく変
動し、しかも、その変動が事前に全く予測され得ないよ
うな条件下であっても、そのような変動に応じて最適な
優先順位制御が採られるべきであるが、これまでの優先
制御方法には、そのような事情が何等考慮されていない
というものである。

【０００６】本発明の目的は、バス使用要求元それぞれ
に対するバスアクセス要求上での優先順位が本来的には
同等とされつつも、それらバス使用要求元それぞれから
のバスアクセス要求の発生頻度が時間的に大きく変動
し、しかも、その変動が事前に全く予測され得ないよう
な条件下であっても、そのような変動に応じて最適な優
先制御が採られ得るバスアクセス優先制御方法とその装
置を供するにある。

【０００７】

【課題を解決するための手段】上記目的は、所定時間間
隔毎に該所定時間内でのバスアクセス要求がバス使用要
求元対応にカウントされつつ、現所定時間内でのバス使
用要求元それぞれに対するバスアクセス要求上での優先
順位は、現所定時間に対する直前所定時間内でのバス使
用要求元対応バスアクセス要求カウント値間の大小順と
して設定された上、該優先順位にもとづき、バス使用要
求元それぞれからのバスアクセス要求が優先制御される
ことで達成される。また、装置構成としては、所定時間
を周期として、該周期毎に初期化された上、該周期内で
のバスアクセス要求をバス使用要求元対応にカウントす
るカウンタと、現周期内でのバス使用要求元それぞれに
対するバスアクセス要求上での優先順位が、現周期に対
する直前周期内でのバス使用要求元対応バスアクセス要
求カウント値間の大小順として設定された上、優先順位
大のバス使用要求元からのバスアクセス要求を、該バス
使用要求元対応の３ステートバッファに出力イネーブル
信号として出力する優先制御回路とを含むべく構成する
ことで達成される。

【０００８】

【発明の実施の形態】以下、本発明の一実施形態を図
１，図２により説明する。先ず本発明によるバスアクセ
ス優先制御装置について説明すれば、図１はその一例で
の概要構成を示したものである。図示のように、本例で
は、バス使用要求元（図示せず）の数は３とされた上、
これらバス使用要求元それぞれからは、必要に応じてそ
の都度、バスアクセス要求Ｅ１，Ｅ２，Ｅ３が、本発明
によるバスアクセス優先制御装置に対し発生されるもの
となっている。一方、バス使用要求元それぞれに対応し
ては、信号出力用の３ステートバッファ７１，７２，７
３が共通バス３に接続された状態として設けられたもの
となっている。さて、そのバスアクセス優先制御装置に
よる優先制御動作であるが、その動作概要について説明
すれば以下のようである。

【０００９】即ち、バスアクセス優先制御装置では、バ
スアクセス要求Ｅ１，Ｅ２，Ｅ３それぞれに対する優先
順位は所定時間を周期として、その周期毎に更新可とし
て設定されているが、バスアクセス要求Ｅ１，Ｅ２，Ｅ
３が散発的に発生される場合は、現に設定されている優
先順位とは無関係に、そのバス使用要求元に対応して設
けられている３ステートバッファに対してのみ、バスア
クセス優先制御装置からは出力イネーブル信号が出力さ
れるとともに、その出力イネーブル信号はまた、受付応
答としてそのバス使用要求元に返送された上、その３ス
テートバッファは低出力インピーダンス状態におかれる
ものとなっている。その受付応答を待って、バス使用要
求元からの信号が、低出力インピーダンス状態におかれ
ている３ステートバッファを介し、共通バス３上に出力
されているものである。

【００１０】一方、バスアクセス要求Ｅ１，Ｅ２，Ｅ３
のうち、２以上のものが時間的に競合する状態として発
生された場合には、現周期に対し設定されている優先順
位に従って、それらの中で最も優先順位大のものが選択
された上、そのバス使用要求元に対応して設けられてい
る３ステートバッファに対してのみ、バスアクセス優先
制御装置からは出力イネーブル信号が出力されることに
よって、その３ステートバッファを介しバス使用要求元
からの信号が共通バス３上に出力されているものであ
る。

【００１１】ところで、以上のバスアクセス優先制御上
の論理は何等、本発明特有なものではなく、既にこれま
でに公知とされているが、本発明の特徴的な事項として
は、バスアクセス要求Ｅ１，Ｅ２，Ｅ３それぞれに対す
る優先順位が周期毎に更新可として設定されることが挙
げられるものとなっている。現周期に対する優先順位が
如何に更新可として設定されるかは、その現周期に対す
る直前周期内でのバスアクセス要求Ｅ１，Ｅ２，Ｅ３そ
れぞれの発生頻度によっており、発生頻度が大なる程に
優先順位は大として設定されているものである。このよ
うにして、優先順位が周期毎に更新可として設定される
場合には、バス使用要求元それぞれに対するバスアクセ
ス要求上での優先順位が本来的には同等とされつつも、
それらバス使用要求元それぞれからのバスアクセス要求
の発生頻度が時間的に大きく変動し、しかも、その変動
が事前に全く予測され得ないような条件下でも、最適な
優先制御が採られ得るものである。

【００１２】以上、バスアクセス優先制御装置による優
先制御動作上の概要について説明したが、ここで、図１
を参照しつつ、その構成と動作についてより具体的に説
明すれば以下のようである。

【００１３】即ち、バス使用要求元それぞれからはバス
アクセス要求Ｅ１，Ｅ２，Ｅ３が独立に発生されている
が、この発生頻度が検出されるべく、バスアクセス要求
Ｅ１，Ｅ２，Ｅ３それぞれはバス使用要求元対応に設け
られたカウンタ４１，４２，４３でカウントされるもの
となっている。それらカウンタ４１，４２，４３各々が
同一タイミングで周期毎に初期化される場合には、周期
毎にその周期内でのバスアクセス要求Ｅ１，Ｅ２，Ｅ３
のカウント値、したがって、バスアクセス要求Ｅ１，Ｅ
２，Ｅ３それぞれの発生頻度が知れるものである。これ
ら発生頻度は一旦カウント値格納回路５に格納される
が、この格納を待って、ＣＰＵ１によりカウント値格納
回路５からはバスアクセス要求Ｅ１，Ｅ２，Ｅ３それぞ
れの発生頻度がＣＰＵバス２を介しＣＰＵ１上に読み出
された上、その大小関係から次周期、即ち、現周期内で
のバスアクセス要求Ｅ１，Ｅ２，Ｅ３それぞれに対する
優先順位が決定されているものである。このようにして
決定された優先順位は直ちにＣＰＵバス２を介し優先制
御回路６に転送記憶されることによって、優先順位の更
新設定が行われているものである。現周期内で発生され
るバスアクセス要求Ｅ１，Ｅ２，Ｅ３それぞれは、その
優先順位に従って優先制御処理されているものである。
一方、現周期内で発生されるバスアクセス要求Ｅ１，Ｅ
２，Ｅ３それぞれはまた、次周期内での優先順位が決定
されるべく、カウンタ４１，４２，４３各々でカウント
されているものである。

【００１４】図２にはまた、優先制御回路６の一具体的
構成が示されているが、これによる場合、ＣＰＵ１から
周期的に転送される優先順位は優先順位設定レジスタ６
１１，６１２，６１３に設定されるものとなっている。
最も優先順位大のものは優先順位設定レジスタ６１１
に、また、最も優先順位小のものは優先順位設定レジス
タ６１３に記憶されているものである。この場合、優先
順位設定レジスタ６１１，６１２，６１３は同一構成の
３ビット（ビットａ〜ｃ）レジスタとして構成されてお
り、例えばバスアクセス要求Ｅ１が最も優先順位が大
で、バスアクセス要求Ｅ１が最も優先順位が小である場
合を想定すれば、図示のように、優先順位設定レジスタ
６１１，６１２，６１３では、それぞれビットａ、ビッ
トｂ、ビットｃのみが“１（ＯＮ）”状態として設定さ
れているものである。一方、優先制御回路６内の最終段
には、優先順位設定レジスタ６１１，６１２，６１３と
同様構成の出方路設定レジスタ６５１，６５２，６５３
が、それぞれ出力イネーブル信号ＥＮ１，ＥＮ２，ＥＮ
３発生用として設けられているが、優先順位設定レジス
タ６１１，６１２，６１３と出方路設定レジスタ６５
１，６５２，６５３との間には、（１入力否定２入力）
アンドゲート６２、オアゲート６３および（１入力否定
２入力）アンドゲート６４が優先制御用として、図示の
如くに介在配置されたものとなっている。

【００１５】ここで、例えばバスアクセス要求Ｅ１が最
も優先順位が大で、バスアクセス要求Ｅ１が最も優先順
位が小である場合には、出方路設定レジスタ６５１，６
５２，６５３では、それぞれビットａ、ビットｂ、ビッ
トｃのみが“１（ＯＮ）”状態として、ＣＰＵ１により
優先順位と同時に設定されているものである。以上の優
先制御論理によりバスアクセス要求Ｅ１が発生されてい
る場合には、バスアクセス要求Ｅ２，Ｅ３は無条件にマ
スクされ、また、スアクセス要求Ｅ１が発生されていな
い場合に、スアクセス要求Ｅ１，Ｅ２が発生されている
場合には、バスアクセス要求Ｅ３が無条件にマスクさ
れ、結局、バスアクセス要求Ｅ３は、バスアクセス要求
Ｅ１，Ｅ２が発生されていないことを条件として、その
受付が初めて許容されているものである。

【００１６】また、他の優先順位の例として、例えばバ
スアクセス要求Ｅ３が最も優先順位が大で、バスアクセ
ス要求Ｅ２が最も優先順位が小である場合には、優先順
位設定レジスタ６１１，６１２，６１３では、それぞれ
ビットｃ、ビットａ、ビットｂのみが“１（ＯＮ）”状
態として、出方路設定レジスタ６５１，６５２，６５３
ではまた、それぞれビットｂ、ビットｃ、ビットａのみ
が“１（ＯＮ）”状態として設定されるようにすればよ
いものである。

【００１７】

【発明の効果】以上、説明したように、バス使用要求元
それぞれに対するバスアクセス要求上での優先順位が本
来的には同等とされつつも、それらバス使用要求元それ
ぞれからのバスアクセス要求の発生頻度が時間的に大き
く変動し、しかも、その変動が事前に全く予測され得な
いような条件下であっても、そのような変動に応じて最
適な優先制御が採られ得るバスアクセス優先制御方法と
その装置が得られるものとなっている。

【図面の簡単な説明】

【図１】図１は、本発明によるバスアクセス優先制御装
置の一例での概要構成を示す図

【図２】図２は、その要部の一具体的構成を示す図

【符号の説明】

１…ＣＰＵ、３…共通バス、４１〜４３…カウンタ、５
…カウンタ値格納回路、６…優先制御回路、７１〜７３
…３ステートバッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共通バスの使用権を獲得すべく、２以上
   のバス使用要求元それぞれからバスアクセス要求が競合
   可としてある場合でのバスアクセス優先制御方法であっ
   て、所定時間間隔毎に該所定時間内でのバスアクセス要
   求がバス使用要求元対応にカウントされつつ、現所定時
   間内でのバス使用要求元それぞれに対するバスアクセス
   要求上での優先順位は、現所定時間に対する直前所定時
   間内でのバス使用要求元対応バスアクセス要求カウント
   値間の大小順として設定された上、該優先順位にもとづ
   き、バス使用要求元それぞれからのバスアクセス要求が
   優先制御されるようにしたバスアクセス優先制御方法。
2. 【請求項２】 ２以上のバス使用要求元各々に対応する
   信号出力用の３ステートバッファが共通バスに接続され
   た状態で、該共通バスの使用権を獲得すべく、バス使用
   要求元それぞれからバスアクセス要求が競合可としてあ
   る場合に、優先順位大のバス使用要求元対応の３ステー
   トバッファのみが低出力インピーダンス状態におかれる
   べく制御するバスアクセス優先制御装置であって、所定
   時間を周期として、該周期毎に初期化された上、該周期
   内でのバスアクセス要求をバス使用要求元対応にカウン
   トするカウンタと、現周期内でのバス使用要求元それぞ
   れに対するバスアクセス要求上での優先順位が、現周期
   に対する直前周期内でのバス使用要求元対応バスアクセ
   ス要求カウント値間の大小順として設定された上、優先
   順位大のバス使用要求元からのバスアクセス要求を、該
   バス使用要求元対応の３ステートバッファに出力イネー
   ブル信号として出力する優先制御回路とを含む構成のバ
   スアクセス優先制御装置。