JPS5945560A - スキヤンイン・アウト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、スキャイン・アウトするレジスタな指定する
手段を設け、この手段によって指定されたレジスタに対
してシリアルイン又はシリアルアウト動作を行い得るよ
うにしたスキャイン・アウト方式に関するものである・ 〔従来技術と問題点〕 ＬＳＩで構成された処理装置の中のレジスタをパラレル
イン／アウト動作およびシリアルイン／アウト動作でき
るように構成しておくことは従来より行われている。こ
れらのレジスタは通常動作時にはパラレルイン・アウト
動作を行うように設定される。ＬＳＩで構成された処理
装置のテストなどを行う場合には、先ずこれらのレジス
タがシリアルイン・アウト動作を行うように設定し、ス
キャイン・データ端子から入力したスキャイン・データ
を所望のレジスタくセットし９、これらのレジスタがパ
ラレルイン・アウト動作を、行うようにモードを設定し
、クロックを印加して処理装置を動作させ、これらのレ
ジスタがシリアルイン・アウト動作を行うようにモード
を設定し、しかる後にこれらのレジスタの内容をスキャ
ンアウト・データ端子から取出し７ている・従ＣＪ’（
＋７）？ｌθ）（’ｆＪ　（ｒ−ｒスキャンイン・アウ
ト方式で（・文、全１／ジスタが直列接続され＋’　４
た、出入ＩＩ　＆）イ゛れ、１−゛れ】個とさ１１でい
た。しかし、この■σ）スキャン・イン・アウト方式は
、１回に転送する′１１７報量が大きくなること及び転
送に長時間を必要とする欠点が４１゛）っｌと・〔発明
σ１目的〕 本発明は、上記の欠点を除去才ろもＣ）であって。

スキャンイン・アラ＋を効率１）りにイ１い得ろよう、
（４Ｘしたスキャンイン・アウト方式な４昂洪ｒること
を目的としている。

〔発明の構成〕

そしてそのため、水元１りｊのスキャンイン・−ア、ウ
ド方式は１通常は演算回路などの入出力バッファとＬ［
パラレルイン・・アウトｊｊｌ１７作を行うレジ“スタ
をスキャンイン・アウト時にシリアルイン・アウト動作
を行わせろ、ｌ：うに構成されブヒスキ千ンイン・アウ
ト方式において、上記各レジスタのシリアルイン端子を
ゲートを介してスキャンイン・データ線に接続すると共
Ｖζ各レしスクσ）シリアルアウト端子をゲートを介し
てスキャンアウト・データ線および自レジスタのシリア
ルイン端子に接続し。

上記ス・キャンイン・データ線の端をスキャン・データ
・レジスタσ】シリアルアウト端子に接続し。

上記スキャンアウト・データ線を上記スキャン・データ
・レジスタのシリアルイン端子に接続し。

レジスタの動作モード情報、転送データの大きさを示す
゛［Ｎ報、スキャンイン・アウトすべきレジスタを指す
行列情報および同一行のレジスタの全てに同一データを
セットすべきか否かを示すフラグ情報をスキャン・アド
レス・レジスタにセットし。

当該スキャン・アドレス・レジスタの内容に従ってスキ
ャンイン・アウトを行うよう構成されたことを特徴とす
るものである。

〔発明の実施例〕

以下１本発明を図面を参照しつ＼説明する。

第１図は１本発明の肌１実施例のブロック図である６尾
１図゛において、１はスキャンイン・アウト対象、２−
Ａないし２−Ｄはレジスタ、３−１と３−２はＯＲ回路
、４はスキャン・アドレス６レジスタ、５はスキャン・
データ・レジスタ、６はデコーダ、７はスキャンイン・
データ線、８はスキャンアウト・データ線、９は論理回
路をそれぞれ示している。

スキャンイン・アウト対象は１例えばＬＳＩ構成のバイ
ブライン式σ）演９１回路である・レジスタ゛２−Ａな
いし２−Ｄば、パラレルイン・アウト動作鈴よびシリア
ルイン・アウト動作を行い得るものである。第１図σフ
レジスタ２−Ａと２−Ｂは肌１段目σ）レジスタ列を朽
成し、また、レジスタ２−Ｃと２−Ｄは駆２段百〇）レ
ジスタ列を構成している。レジスタ２−Ａないし２−Ｄ
のシリアルイン端子は図示しないゲー）・２介してスキ
ャンイン・データ線７に並列接続され、レジスタ２−Ａ
ないし２−Ｄのシリアルアウト端子はゲー１−　（図示
せず）およびＯＲ回路３−１．３−２を介してスキャン
アウト・データ線に並列接続され更に自レジスタのシリ
アルイン端子に接続さ肛ている。スキャン・アドレス・
レジスタ４には、肌２図に示すようなデータがセットさ
れる。肌２図において。

大キサはスキャンイン・データ又はスキャンアウト・デ
ータの）大きさを示す情報を、全は指定された段の全レ
ジスタに同一のデータをセットするか否かを示すフラグ
情報１段はスキャンイン又はスキャンアクトすべきレジ
スタぬ段を示す情郭、横方向はスキャンイン又はスキャ
ンアウトすべきレジスタが段σ）中の肌何番目σ）もσ
）であるかを示す情報をそれぞれ示している。なお、第
２図には示されていないが、スキャンインか、スキャン
アウトかなどを示す動作モード情報もスキャン・アドレ
ス・レジスタの中に存在する。スキャン・アドレス・レ
ジスタ４の内容は、デコーダ６に送られる。デコーダ６
は送られて米だ情報をデコードし。

対応するゲートを開く、スキャンインする場合。

スキャン・データ・レジスタ５に予めスキャンイン・デ
ータがパラレルインされる。スキャン・データ・レジス
タ５は１図示しないが、シフト・クロック発生回路を有
している。このシフト・クロック発生回路は、スキャン
・アドレス・レジスタ４から送られて来る大きさ情報で
指定される回数だけシフト・クロックな発生すイ、７シ
フ）・・クロックは、レジスタ２−Ａないし２−ＤＫも
辺らｉ［る、論理回路９の診断は、下記、θ］ようにし
て行われろ、レジスタ２−Ａとレジスタ２−Ｂに異なる
データをセット−ｒる場合Ｖこは、先ずレジスタ２−Ａ
を指定してスキャンインを行い１次にレジスタ２−Ｂを
指定してスキャンインを行う、同一のデータをセットす
る場合九は、全部＋１ｊｌ−データをセットすべきこと
を示すフラグをオンとすると共Ｖこ第１段を指定してス
キャンインをイ１つ、レジス１り２−Ａと２−Ｈにデー
タをセットした後、通常動作モードにして所定Ｏσ）ク
ロックを印加する。論理回路９は、レジスタ２−Ａと２
−Ｂのデータを入力し、これらσ）データな演り処〕＋
ｌする。演３９結果は、レジスタ２−Ｃと２−１）＆こ
パラレルインされる。レジスタＩ）　　Ｃと２−　、Ｉ
Ｊ　Ｋ瑣ＲＡ４＋’？果がセットされた後、Ｌメジメタ
２−Ｃの円り二；　Ｙスキャンアウトし１次いでレジス
タ２−１）　０）　ＶＥ容４′スキャンアウトすると同
時に再びレジスタに戻す。

第３図は本発明の第２失施例σ）袂部な示１−ブロック
図である。第３図において、１ｏ−ｉと１０−２はＯＲ
回路を示している。なお第１図と同−符ぢは同一物を示
している。第３図においては。

レジスタ２−Ａσ）シリアルアウト出力がＯＲ回路１０
−１の上側入カグ、■子に接続され、ＯＲ回路１〇−１
σ）出力がレジスタ２−Ａのシリアルイン入力に接続さ
７１．ている、０′Ｒ回路１０−１の下側入力はスキャ
ンイン・データ線７に接続されている。

レジアタ２−Ｃσ）　（Ｉｌｌも同様な前底となってい
る。

例エバ、レジスタ２−ｈをループ・モードで動作すべき
ことを指定すイ１と、レジスタ２−Ａはシフトレジスタ
とし、て動作すると共に、シリアルアウトされたデータ
が再びシリアルインされる。爪３図のような柑成目、レ
ジスタ２〜Ａ、論理［０１路９およびレジスタ２−Ｃよ
り成る回路部分がレーシング’ｔ：　ｆｃはメーバデイ
レイを起しているか、否かを調べる場合に有効々もθ」
でを〕る。第４図はレーシングを鋭、明するものてを）
る、レジスタ２−Ａに印加さ才しるクロック列Ａと、レ
ジスタ２−Ｃに印加されるクロック列Ｃが完全に同期で
あるとすると、ｘｉ番目σ）クロｙりでレジスタ２−Ａ
にデータｄｉがセットされたとすを）と、示２番ロカク
ロックでデータＩ）１がレジスタ２−Ｃにセットさ１１
．る。

いま、クロック列Ｃがクロック列Ａより少し遅れたとす
ると、上の点線で示すようなタイミングでデータＤ１が
レジスタ２−Ｃにセソｌされろ。こσ）点線で示すよう
な現象なレーシングという１寸だ下の点線で水子ような
タイミングでノ゛−夕が２−Ｃにセットされる場合をオ
ーバーブ・ｆレイ々いう。

レーシングが発生しているか、否かを調べろためには、
先ずレジスタ２−Ａにデータをセットする。そして、シ
リアルアウトされたデータがシリアルインされるように
レジスタ２−Ａσ）　（ｉｌを設定し、レジスタ２−Ｃ
Ｙパラレルイン・アウト動作を行うように設定する。そ
して、　Ｊ１常クロックを１個印加し、しかる後にレジ
スタ２−Ｃσ）内容をスキャンアウトする。このよつな
動作を一定回敬くり返す・オーバディレィなＵＩｒｊ詔
するには、レジスタ２人にデータをセットし、レジスタ
２ＡｆＸ：ループモードに設定する。

レジスタ２Ｃはパラレルインアウト動作を行なうように
設足する、そして通常クロックを２個印加し、しかる後
にレジスタ２Ｃの内容をスキャンアウトする。このよう
な動作を一定回数くり返す。

なお、第３図の実施例は、箪１図のようなスキャンイン
・アウト方式を前提としている・〔発明の効果〕 以上の説明から明らかなように９本発明によれば、スキ
ャンイン・スキャンアウトを＜−ｒ　’＞際σｌ’ＩＮ
報′Ｉ＃、を少なくできると共に、情報転送に必要とす
る時間を短縮することが出来る。

【図面の簡単な説明】

肌１図は本発明の第１冥施例のブロック図、筑２図はス
キャン−アドレス嗜レジスタにセットされるデータを説
明する図、舅３図は本発明σ）第２実施例のブロック図
、簗４図はレーシングを説明する図である。 １・・・スキャンイン・アウト対象、２−Ａないし２−
Ｄはレジスタ、３−１と３−２・・・ＯＲ回路。 ４・・・スキャン・アドレス・レジスタ、５・・・スキ
ャン・データ・レジスタ、６・・・デコーダ、７・・・
スキャンイン・データΩ、８・−ス’ｒヤンリ゛ウド・
データ綜、９・・・酊；ｌ理回路、１（Ｊ−１と１０−
２・・・Ｏｆ＜　［ｔｆｉ蛇。 特許出願人　　富士通株式会社 代理人弁理士　　京　谷　四　部 ７、キャン　斤、′イ〉ト　　　　　　　　　　　　　
　　　　　　　　　　惧ア　２　し口火きさ全役　榎方
藺 ヤ３図 大４■ ２０・ノフグ１１ハ ９０ツク５１１０ しシ゛スタ２−△　　−ｍ−「−−一一一−−−−−し
シ′°スタ２．−Ｃ”−−−−−−−（Ｌ−＝ノン７）
、、−−」（オーバティレイ）

Claims (1)

【特許請求の範囲】
1. （１）　　通常は演算回路などの人出カバッファとして
   パラレルイン・アウト動作を行うレジスタをスキャンイ
   ン・アウト時にシリアルイン・アウト動作を行わせるよ
   うに宿成されたスキャンイン・アウト方式において、上
   記各レジスタのシリアルイン端子をゲートを介してスキ
   ャンイン・データ線に接続すると共に各レジスタのシリ
   アルアウト端子をゲートを介してスキャンアウト・デー
   タ線および自レジスタのシリアルイン端子に接続し、上
   記スキャンイン・データ線の端をスキャン・データ・レ
   ジスタのシリアルアウト端子に接続し、上記スキャンア
   ウト・データ線を上記スキャン・データ・レジスタのシ
   リアルイン端子に接続し、レジスタの動作モード情報、
   転送データの大きさを示す情報、スキーＮ’ンイン・ア
   ウトずべきレジスタを指す行列情報および同一行σ）レ
   ジスタの全てに同一７’−夕を七ッ卜すべきか否かを示
   すフラグ情報をスキャン・アドレス・レジスタにセット
   し、邑該スキャン・アドレス・レジスタσ）内容に従っ
   てスキャンイン・アウトを行うよう宿成されたことを特
   徴とするスキャンイン・アウト方式。 Ｃ）　パラレルイン・アウト卦よびシリアルイン・アラ
   ）　Ｗｈ作を行い得る各レジスタに、シリアルアウトさ
   れたデータが再びシリアルインでき７１紅路を設け、上
   記スキャン・アドレス・レジスタσ）動作モードがルー
   プを指定しているときには、シリアルアウトされたデー
   タを再びシリアルインする動作を該当するレジスタが行
   うようワク族されていることを特徴とする特許請求の範
   囲第α）項記載のスキャンイン・アウト方式。