JPH08129491A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPH08129491A JPH08129491A JP29068194A JP29068194A JPH08129491A JP H08129491 A JPH08129491 A JP H08129491A JP 29068194 A JP29068194 A JP 29068194A JP 29068194 A JP29068194 A JP 29068194A JP H08129491 A JPH08129491 A JP H08129491A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- input
- multiplexed
- interruption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 複数の周辺機器からの割込み信号を、発生し
た順序を損なうことなく１本の割込み信号に多重化す
る。 【構成】 パルス生成部１０１は割込み信号ＩＲ１〜Ｉ
Ｒ４の入力時にパルスＰ１〜Ｐ４を生成し、割込み入力
順序カウンタ１０２はパルスＰ１〜Ｐ４により割込み信
号ＩＲ１〜ＩＲ４の入力順序を数え、割込み入力順序レ
ジスタ１０３〜１０６は割込み入力順序カウンタ１０２
の値を保持する。割込み多重化識別レジスタ１０７は割
込み信号ＩＲ１〜ＩＲ４の入力をビットＳ１〜Ｓ４で保
持し、多重化回路１０８はビットＳ１〜Ｓ４の論理和を
とって出力し、割込み制御回路１０９は多重化割込み信
号ＩＮＴを割込み要求信号ＩＮＴＲＱとして出力し、中
央処理装置１１０から割込み許可信号ＩＮＴＡＫを受け
ると多重化割込み処理ルーチン１１２の割込みベクタを
バス１１１に出力する。
た順序を損なうことなく１本の割込み信号に多重化す
る。 【構成】 パルス生成部１０１は割込み信号ＩＲ１〜Ｉ
Ｒ４の入力時にパルスＰ１〜Ｐ４を生成し、割込み入力
順序カウンタ１０２はパルスＰ１〜Ｐ４により割込み信
号ＩＲ１〜ＩＲ４の入力順序を数え、割込み入力順序レ
ジスタ１０３〜１０６は割込み入力順序カウンタ１０２
の値を保持する。割込み多重化識別レジスタ１０７は割
込み信号ＩＲ１〜ＩＲ４の入力をビットＳ１〜Ｓ４で保
持し、多重化回路１０８はビットＳ１〜Ｓ４の論理和を
とって出力し、割込み制御回路１０９は多重化割込み信
号ＩＮＴを割込み要求信号ＩＮＴＲＱとして出力し、中
央処理装置１１０から割込み許可信号ＩＮＴＡＫを受け
ると多重化割込み処理ルーチン１１２の割込みベクタを
バス１１１に出力する。
Description
【０００１】
【産業上の利用分野】本発明は割込み制御方式に関し、
特に複数の周辺機器からの複数の割込み信号を１本の割
込み信号に多重化する割込み制御方式に関する。
特に複数の周辺機器からの複数の割込み信号を１本の割
込み信号に多重化する割込み制御方式に関する。
【０００２】
【従来の技術】従来の割込み制御方式は、図４に示すよ
うに、割込み制御回路４０１と、中央処理装置４０２
と、割込み制御回路４０１と中央処理装置４０２とを接
続するバス４０３とから、その主要部が構成されてい
た。
うに、割込み制御回路４０１と、中央処理装置４０２
と、割込み制御回路４０１と中央処理装置４０２とを接
続するバス４０３とから、その主要部が構成されてい
た。
【０００３】割込み制御回路４０１は、複数の周辺機器
（図示せず）からの割込み信号Ｉ１〜Ｉ８から割込み要
求信号ＩＮＴＲＱを生成し、割込み許可信号ＩＮＴＡＫ
の入力により中央処理装置４０２と共有するバス４０３
に割込みベクタを出力する。割込み制御回路４０１とし
ては、例えば、日本電気株式会社製のμＰＤ７１０５９
等が使用される。
（図示せず）からの割込み信号Ｉ１〜Ｉ８から割込み要
求信号ＩＮＴＲＱを生成し、割込み許可信号ＩＮＴＡＫ
の入力により中央処理装置４０２と共有するバス４０３
に割込みベクタを出力する。割込み制御回路４０１とし
ては、例えば、日本電気株式会社製のμＰＤ７１０５９
等が使用される。
【０００４】このように構成された従来の割込み制御方
式では、割込み信号Ｉ１〜Ｉ８のいずれかに割込み要求
があった場合、割込み制御回路４０１は、中央処理装置
４０２からバス４０３を介してあらかじめ設定されてい
る優先順位に基づき、優先順位の最も高い割込み信号を
選択して割込み要求信号ＩＮＴＲＱとして中央処理装置
４０２に出力する。なお、優先順位が同じ割込み信号が
複数ある場合には、最先の割込み信号が選択される（例
えば、特開平４−１４１４６号公報，特開平１−２５５
０４３号公報等参照）。
式では、割込み信号Ｉ１〜Ｉ８のいずれかに割込み要求
があった場合、割込み制御回路４０１は、中央処理装置
４０２からバス４０３を介してあらかじめ設定されてい
る優先順位に基づき、優先順位の最も高い割込み信号を
選択して割込み要求信号ＩＮＴＲＱとして中央処理装置
４０２に出力する。なお、優先順位が同じ割込み信号が
複数ある場合には、最先の割込み信号が選択される（例
えば、特開平４−１４１４６号公報，特開平１−２５５
０４３号公報等参照）。
【０００５】中央処理装置４０２は、割込み要求信号Ｉ
ＮＴＲＱを受け取った後、割込み可能状態になると、割
込み許可信号ＩＮＴＡＫを割込み制御回路４０１に対し
て出力する。
ＮＴＲＱを受け取った後、割込み可能状態になると、割
込み許可信号ＩＮＴＡＫを割込み制御回路４０１に対し
て出力する。
【０００６】割込み制御回路４０１は、割込み許可信号
ＩＮＴＡＫを受け取ると、バス４０３に対して選択した
割込み信号に対応する割込み処理ルーチン（図示せず）
の割込みベクタを出力し、中央処理装置４０２は、バス
４０３上の割込みベクタを入力して該当する割込み処理
ルーチンを実行する。
ＩＮＴＡＫを受け取ると、バス４０３に対して選択した
割込み信号に対応する割込み処理ルーチン（図示せず）
の割込みベクタを出力し、中央処理装置４０２は、バス
４０３上の割込みベクタを入力して該当する割込み処理
ルーチンを実行する。
【０００７】
【発明が解決しようとする課題】上述した従来の割込み
制御方式では、周辺機器からの割込み信号Ｉ１〜Ｉ８は
割込み制御回路４０１の割込み入力端子と一対一に対応
しており、割込み入力端子の物理的な本数に応じて周辺
機器の設置数が制限されてしまうので、情報処理システ
ムの拡大に伴う周辺装置の増設に限界があるという問題
点があった。
制御方式では、周辺機器からの割込み信号Ｉ１〜Ｉ８は
割込み制御回路４０１の割込み入力端子と一対一に対応
しており、割込み入力端子の物理的な本数に応じて周辺
機器の設置数が制限されてしまうので、情報処理システ
ムの拡大に伴う周辺装置の増設に限界があるという問題
点があった。
【０００８】本発明の目的は、上述の点に鑑み、複数の
周辺機器からの割込み信号を１本の割込み信号に多重化
できるようにした割込み制御方式を提供することにあ
る。
周辺機器からの割込み信号を１本の割込み信号に多重化
できるようにした割込み制御方式を提供することにあ
る。
【０００９】また、本発明の他の目的は、複数の周辺機
器からの割込み信号を、発生した順序を損なうことなく
１本の割込み信号に多重化できるようにした割込み制御
方式を提供することにある。
器からの割込み信号を、発生した順序を損なうことなく
１本の割込み信号に多重化できるようにした割込み制御
方式を提供することにある。
【００１０】なお、１本の割込み発生信号線に複数の割
込み要因に対してそれぞれ独立に割込み信号を発生させ
ることができるようにした先行技術として、特開昭６３
−３１６２３６号公報に開示された割込み制御回路が知
られているが、これはエッジトリガ型の割込み制御回路
において各割込み要因を論理和により１本の割込み信号
線にまとめると、複数の割込みの同時発生時に変化点が
なくなり、割込み信号による駆動ができなくなるという
不具合を解消するようにしたものであり、割込み制御回
路の割込み入力端子数を越えて周辺機器の増設を可能と
するようなものではない。
込み要因に対してそれぞれ独立に割込み信号を発生させ
ることができるようにした先行技術として、特開昭６３
−３１６２３６号公報に開示された割込み制御回路が知
られているが、これはエッジトリガ型の割込み制御回路
において各割込み要因を論理和により１本の割込み信号
線にまとめると、複数の割込みの同時発生時に変化点が
なくなり、割込み信号による駆動ができなくなるという
不具合を解消するようにしたものであり、割込み制御回
路の割込み入力端子数を越えて周辺機器の増設を可能と
するようなものではない。
【００１１】
【課題を解決するための手段】本発明の割込み制御方式
は、割込み信号の入力を保持し多重化されている割込み
信号の識別を可能とする割込み多重化識別レジスタと、
この割込み多重化識別レジスタの出力ビットの論理和を
とって複数の割込み信号を１本の割込み信号に多重化す
る多重化回路と、この多重化回路で多重化された割込み
信号を入力し優先順位に基づいて選択して割込み要求信
号として出力し、割込み許可信号を受けて選択した割込
み信号に対応する割込み処理ルーチンの割込みベクタを
出力する割込み制御回路と、上位装置に搭載され前記割
込み多重化識別レジスタを読み込み、入力が保持されて
いる割込み信号用の処理を実行し、処理の実行後に前記
割込み多重化識別レジスタをクリアする多重化割込み処
理ルーチンとを有する。
は、割込み信号の入力を保持し多重化されている割込み
信号の識別を可能とする割込み多重化識別レジスタと、
この割込み多重化識別レジスタの出力ビットの論理和を
とって複数の割込み信号を１本の割込み信号に多重化す
る多重化回路と、この多重化回路で多重化された割込み
信号を入力し優先順位に基づいて選択して割込み要求信
号として出力し、割込み許可信号を受けて選択した割込
み信号に対応する割込み処理ルーチンの割込みベクタを
出力する割込み制御回路と、上位装置に搭載され前記割
込み多重化識別レジスタを読み込み、入力が保持されて
いる割込み信号用の処理を実行し、処理の実行後に前記
割込み多重化識別レジスタをクリアする多重化割込み処
理ルーチンとを有する。
【００１２】また、本発明の割込み制御方式は、割込み
信号の入力時にパルスを生成するパルス生成部と、この
パルス生成部により発生されたパルスをカウントして割
込み信号が入力された順序を数える割込み入力順序カウ
ンタと、この割込み入力順序カウンタの値を保持するこ
とにより割込み信号の入力順序を記憶する割込み入力順
序レジスタと、割込み信号の入力を保持し多重化されて
いる割込み信号の識別を可能とする割込み多重化識別レ
ジスタと、この割込み多重化識別レジスタの出力ビット
の論理和をとって複数の割込み信号を１本の割込み信号
に多重化する多重化回路と、この多重化回路で多重化さ
れた割込み信号を入力し優先順位に基づいて選択して割
込み要求信号として出力し、割込み許可信号を受けて選
択した割込み信号に対応する割込み処理ルーチンの割込
みベクタを出力する割込み制御回路と、上位装置に搭載
され前記割込み多重化識別レジスタを読み込み、入力が
保持されている割込み信号に対応する前記割込み入力順
序レジスタを読み込み、前記割込み入力順序レジスタの
最小値から最大値の順に対応する割込み信号用の処理を
実行し、処理の実行後に前記割込み多重化識別レジスタ
をクリアする多重化割込み処理ルーチンとを有する。
信号の入力時にパルスを生成するパルス生成部と、この
パルス生成部により発生されたパルスをカウントして割
込み信号が入力された順序を数える割込み入力順序カウ
ンタと、この割込み入力順序カウンタの値を保持するこ
とにより割込み信号の入力順序を記憶する割込み入力順
序レジスタと、割込み信号の入力を保持し多重化されて
いる割込み信号の識別を可能とする割込み多重化識別レ
ジスタと、この割込み多重化識別レジスタの出力ビット
の論理和をとって複数の割込み信号を１本の割込み信号
に多重化する多重化回路と、この多重化回路で多重化さ
れた割込み信号を入力し優先順位に基づいて選択して割
込み要求信号として出力し、割込み許可信号を受けて選
択した割込み信号に対応する割込み処理ルーチンの割込
みベクタを出力する割込み制御回路と、上位装置に搭載
され前記割込み多重化識別レジスタを読み込み、入力が
保持されている割込み信号に対応する前記割込み入力順
序レジスタを読み込み、前記割込み入力順序レジスタの
最小値から最大値の順に対応する割込み信号用の処理を
実行し、処理の実行後に前記割込み多重化識別レジスタ
をクリアする多重化割込み処理ルーチンとを有する。
【００１３】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１４】図１は、本発明の一実施例に係る割込み制
御方式の構成を示す回路ブロック図である。本実施例の
割込み制御方式は、パルス生成部１０１と、割込み入力
順序カウンタ１０２と、割込み入力順序レジスタ（ＩＲ
Ｒ１〜ＩＲＲ４）１０３〜１０６と、割込み多重化識別
レジスタ１０７と、多重化回路１０８と、割込み制御回
路１０９と、中央処理装置１１０と、バス１１１とか
ら、その主要部が構成されている。
御方式の構成を示す回路ブロック図である。本実施例の
割込み制御方式は、パルス生成部１０１と、割込み入力
順序カウンタ１０２と、割込み入力順序レジスタ（ＩＲ
Ｒ１〜ＩＲＲ４）１０３〜１０６と、割込み多重化識別
レジスタ１０７と、多重化回路１０８と、割込み制御回
路１０９と、中央処理装置１１０と、バス１１１とか
ら、その主要部が構成されている。
【００１５】割込み信号ＩＲ１〜ＩＲ４は、周辺機器
（図示せず）から入力される多重化対象の割込み信号で
ある。また、クロックＣＬＫは、パルス生成部１０１，
割込み入力順序カウンタ１０２，割込み入力順序レジス
タ１０３〜１０６および割込み多重化識別レジスタ１０
７に供給されている基本クロックである。さらに、非多
重化割込み信号Ｉ１〜Ｉ３は、周辺機器から入力される
多重化されない割込み信号である。
（図示せず）から入力される多重化対象の割込み信号で
ある。また、クロックＣＬＫは、パルス生成部１０１，
割込み入力順序カウンタ１０２，割込み入力順序レジス
タ１０３〜１０６および割込み多重化識別レジスタ１０
７に供給されている基本クロックである。さらに、非多
重化割込み信号Ｉ１〜Ｉ３は、周辺機器から入力される
多重化されない割込み信号である。
【００１６】パルス生成部１０１は、割込み信号ＩＲ１
〜ＩＲ４のいずれかが入力されたときに１クロック幅の
パルスＰ１〜Ｐ４を対応して生成する。
〜ＩＲ４のいずれかが入力されたときに１クロック幅の
パルスＰ１〜Ｐ４を対応して生成する。
【００１７】割込み入力順序カウンタ１０２は、割込み
信号ＩＲ１〜ＩＲ４が入力された順序を数えるカウンタ
であり、多重化回路１０８から出力される多重化割込み
信号ＩＮＴが“Ｈ”レベルのときにカウントアップ可能
となり、パルス生成部１０１から出力されるパルスＰ１
〜Ｐ４を受けたときにカウントアップを行う。また、割
込み入力順序カウンタ１０２は、多重化割込み信号ＩＮ
Ｔが“Ｌ”レベルになると初期値“１”にクリアされ
る。
信号ＩＲ１〜ＩＲ４が入力された順序を数えるカウンタ
であり、多重化回路１０８から出力される多重化割込み
信号ＩＮＴが“Ｈ”レベルのときにカウントアップ可能
となり、パルス生成部１０１から出力されるパルスＰ１
〜Ｐ４を受けたときにカウントアップを行う。また、割
込み入力順序カウンタ１０２は、多重化割込み信号ＩＮ
Ｔが“Ｌ”レベルになると初期値“１”にクリアされ
る。
【００１８】割込み入力順序レジスタ１０３〜１０６
は、割込み信号ＩＲ１〜ＩＲ４について一対一のレジス
タが対応し、割込み信号ＩＲ１〜ＩＲ４が入力されたと
きにパルス生成部１０１で生成されるパルスＰ１〜Ｐ４
によりクロックＣＬＫに同期して割込み入力順序カウン
タ１０２の値に更新される。
は、割込み信号ＩＲ１〜ＩＲ４について一対一のレジス
タが対応し、割込み信号ＩＲ１〜ＩＲ４が入力されたと
きにパルス生成部１０１で生成されるパルスＰ１〜Ｐ４
によりクロックＣＬＫに同期して割込み入力順序カウン
タ１０２の値に更新される。
【００１９】割込み多重化識別レジスタ１０７は、クロ
ックＣＬＫに同期して割込み信号ＩＲ１〜ＩＲ４のうち
のいずれが入力（多重化）されているかを保持して識別
可能とするレジスタである。割込み多重化識別レジスタ
１０７を構成するビットＳ１〜Ｓ４は、割込み信号ＩＲ
１〜ＩＲ４に一対一で対応しており、多重化時にいずれ
の割込み信号ＩＲ１〜ＩＲ４が多重化されているかを示
す。割込み多重化識別レジスタ１０７は、中央処理装置
１１０から出力される割込み終了信号ＩＮＴＥＮＤによ
り０クリアされる。
ックＣＬＫに同期して割込み信号ＩＲ１〜ＩＲ４のうち
のいずれが入力（多重化）されているかを保持して識別
可能とするレジスタである。割込み多重化識別レジスタ
１０７を構成するビットＳ１〜Ｓ４は、割込み信号ＩＲ
１〜ＩＲ４に一対一で対応しており、多重化時にいずれ
の割込み信号ＩＲ１〜ＩＲ４が多重化されているかを示
す。割込み多重化識別レジスタ１０７は、中央処理装置
１１０から出力される割込み終了信号ＩＮＴＥＮＤによ
り０クリアされる。
【００２０】多重化回路１０８は、割込み多重化識別レ
ジスタ１０７から出力されるビットＳ１〜Ｓ４の論理和
を行い、複数の割込み信号ＩＲ１〜ＩＲ４を１本の多重
化割込み信号ＩＮＴに多重化して出力する。
ジスタ１０７から出力されるビットＳ１〜Ｓ４の論理和
を行い、複数の割込み信号ＩＲ１〜ＩＲ４を１本の多重
化割込み信号ＩＮＴに多重化して出力する。
【００２１】割込み制御回路１０９は、多重化割込み信
号ＩＮＴと非多重化割込み信号Ｉ１〜Ｉ３とを入力とし
て受け付け、中央処理装置１１０からバス１１１を介し
てあらかじめ設定された優先順位の判断を行い、割込み
要求信号ＩＮＴＲＱに選択して出力する。また、割込み
要求信号ＩＮＴＲＱに対して中央処理装置１１０が割込
み許可信号ＩＮＴＡＫにより割込み許可を与えた場合、
割込み制御回路１０９は、バス１１１に割込み要求信号
ＩＮＴＲＱとして選択した多重化割込み信号ＩＮＴまた
は非多重化割込み信号Ｉ１〜Ｉ３に対応する多重化割込
み処理ルーチン１１２または非多重化割込み処理ルーチ
ン１１３の割込みベクタを出力する。
号ＩＮＴと非多重化割込み信号Ｉ１〜Ｉ３とを入力とし
て受け付け、中央処理装置１１０からバス１１１を介し
てあらかじめ設定された優先順位の判断を行い、割込み
要求信号ＩＮＴＲＱに選択して出力する。また、割込み
要求信号ＩＮＴＲＱに対して中央処理装置１１０が割込
み許可信号ＩＮＴＡＫにより割込み許可を与えた場合、
割込み制御回路１０９は、バス１１１に割込み要求信号
ＩＮＴＲＱとして選択した多重化割込み信号ＩＮＴまた
は非多重化割込み信号Ｉ１〜Ｉ３に対応する多重化割込
み処理ルーチン１１２または非多重化割込み処理ルーチ
ン１１３の割込みベクタを出力する。
【００２２】中央処理装置１１０は、多重化割込み信号
ＩＮＴに対応する多重化割込み処理ルーチン１１２およ
び非多重化割込み信号Ｉ１〜Ｉ３に対応する１つ以上の
非多重化割込み処理ルーチン１１３を搭載しており、割
込み要求信号ＩＮＴＲＱの入力，割込み許可信号ＩＮＴ
ＡＫの出力，バス１１１上の割込みベクタの読込みによ
る割込み処理ルーチンの実行，バス１１１を介した割込
み多重化識別レジスタ１０７，割込み入力順序レジスタ
１０３〜１０６等の各種レジスタ値の読込み，および割
込み終了信号ＩＮＴＥＮＤの駆動を行う。中央処理装置
１１０は、バス１１１を介して割込み多重化識別レジス
タ１０７にセットされているビットＳ１〜Ｓ４を読み込
むことにより、割込み信号ＩＲ１〜ＩＲ４のうちのどの
入力が多重化されているかを認識することができる。ま
た、中央処理装置１１０は、割込み多重化識別レジスタ
１０７にセットされているビットＳ１〜Ｓ４に対応する
割込み入力順序レジスタ１０３〜１０６を読み込むこと
により、割込み信号ＩＲ１〜ＩＲ４の入力された順序を
認識することができる。
ＩＮＴに対応する多重化割込み処理ルーチン１１２およ
び非多重化割込み信号Ｉ１〜Ｉ３に対応する１つ以上の
非多重化割込み処理ルーチン１１３を搭載しており、割
込み要求信号ＩＮＴＲＱの入力，割込み許可信号ＩＮＴ
ＡＫの出力，バス１１１上の割込みベクタの読込みによ
る割込み処理ルーチンの実行，バス１１１を介した割込
み多重化識別レジスタ１０７，割込み入力順序レジスタ
１０３〜１０６等の各種レジスタ値の読込み，および割
込み終了信号ＩＮＴＥＮＤの駆動を行う。中央処理装置
１１０は、バス１１１を介して割込み多重化識別レジス
タ１０７にセットされているビットＳ１〜Ｓ４を読み込
むことにより、割込み信号ＩＲ１〜ＩＲ４のうちのどの
入力が多重化されているかを認識することができる。ま
た、中央処理装置１１０は、割込み多重化識別レジスタ
１０７にセットされているビットＳ１〜Ｓ４に対応する
割込み入力順序レジスタ１０３〜１０６を読み込むこと
により、割込み信号ＩＲ１〜ＩＲ４の入力された順序を
認識することができる。
【００２３】図２を参照すると、多重化割込み処理ルー
チン１１２の処理は、割込み多重化識別レジスタ読込み
ステップＳ１０１と、複数ビットセット判定ステップＳ
１０２と、セットビット対応割込み信号処理ステップＳ
１０３と、セットビット対応割込み入力順序レジスタ読
込みステップＳ１０４と、割込み入力順序レジスタ最小
値対応割込み信号処理ステップＳ１０５と、…、割込み
入力順序レジスタ最大値対応割込み信号処理ステップＳ
１０６と、割込み終了信号出力ステップＳ１０７とから
なる。
チン１１２の処理は、割込み多重化識別レジスタ読込み
ステップＳ１０１と、複数ビットセット判定ステップＳ
１０２と、セットビット対応割込み信号処理ステップＳ
１０３と、セットビット対応割込み入力順序レジスタ読
込みステップＳ１０４と、割込み入力順序レジスタ最小
値対応割込み信号処理ステップＳ１０５と、…、割込み
入力順序レジスタ最大値対応割込み信号処理ステップＳ
１０６と、割込み終了信号出力ステップＳ１０７とから
なる。
【００２４】次に、このように構成された本実施例の割
込み制御方式の動作について、図３に例示するタイミン
グチャートを参照しながら具体的に説明する。
込み制御方式の動作について、図３に例示するタイミン
グチャートを参照しながら具体的に説明する。
【００２５】タイミングＡで割込み信号ＩＲ１が“Ｈ”
レベルに駆動されると、これによりタイミングＣでクロ
ックＣＬＫの立上りに同期して割込み多重化識別レジス
タ１０７のビットＳ１がセットされ、多重化回路１０８
を介して多重化割込み信号ＩＮＴが“Ｈ”レベルにな
る。これにより、割込み入力順序カウンタ１０２は、カ
ウントアップ可能な状態となる。同時に、割込み制御回
路１０９は、多重化割込み信号ＩＮＴおよび非多重化割
込み信号Ｉ１〜Ｉ３の状態をチェックし、中央処理装置
１１０からバス１１１を介してあらかじめ設定されてい
る優先順位に基づいて最も優先順位の高い多重化割込み
信号ＩＮＴまたは非多重化割込み信号Ｉ１〜Ｉ３を選択
して割込み要求信号ＩＮＴＲＱとして出力する。なお、
本例では、多重化割込み信号ＩＮＴの優先順位が最も高
いものとする。
レベルに駆動されると、これによりタイミングＣでクロ
ックＣＬＫの立上りに同期して割込み多重化識別レジス
タ１０７のビットＳ１がセットされ、多重化回路１０８
を介して多重化割込み信号ＩＮＴが“Ｈ”レベルにな
る。これにより、割込み入力順序カウンタ１０２は、カ
ウントアップ可能な状態となる。同時に、割込み制御回
路１０９は、多重化割込み信号ＩＮＴおよび非多重化割
込み信号Ｉ１〜Ｉ３の状態をチェックし、中央処理装置
１１０からバス１１１を介してあらかじめ設定されてい
る優先順位に基づいて最も優先順位の高い多重化割込み
信号ＩＮＴまたは非多重化割込み信号Ｉ１〜Ｉ３を選択
して割込み要求信号ＩＮＴＲＱとして出力する。なお、
本例では、多重化割込み信号ＩＮＴの優先順位が最も高
いものとする。
【００２６】中央処理装置１１０は、割込み要求信号Ｉ
ＮＴＲＱを受けた後、割込み可能状態になると、割込み
許可信号ＩＮＴＡＫを出力する。
ＮＴＲＱを受けた後、割込み可能状態になると、割込み
許可信号ＩＮＴＡＫを出力する。
【００２７】割込み制御回路１０９は、割込み許可信号
ＩＮＴＡＫを受けると、バス１１１に多重化割込み信号
ＩＮＴに対応する多重化割込み処理ルーチン１１２の割
込みベクタを出力する。
ＩＮＴＡＫを受けると、バス１１１に多重化割込み信号
ＩＮＴに対応する多重化割込み処理ルーチン１１２の割
込みベクタを出力する。
【００２８】中央処理装置１１０は、バス１１１上の割
込みベクタを入力し、多重化割込み処理ルーチン１１２
の実行を開始する。
込みベクタを入力し、多重化割込み処理ルーチン１１２
の実行を開始する。
【００２９】多重化割込み処理ルーチン１１２は、ま
ず、割込み多重化識別レジスタ１０７のビットＳ１〜Ｓ
４を読み込み（ステップＳ１０１）、複数ビットがセッ
トされているかどうかに基づいて割込み信号が多重化さ
れているかどうかを判定する（ステップＳ１０２）。い
ま、ビットＳ１だけがセットされていて割込み信号が多
重化されておらず、割込み信号ＩＲ１だけが入力されて
いるので、多重化割込み処理ルーチン１１２は、セット
されているビットＳ１に対応する割込み信号ＩＲ１用の
処理を実行し（ステップＳ１０３）、処理終了後に割込
み終了信号ＩＮＴＥＮＤを出力する（ステップＳ１０
７）。
ず、割込み多重化識別レジスタ１０７のビットＳ１〜Ｓ
４を読み込み（ステップＳ１０１）、複数ビットがセッ
トされているかどうかに基づいて割込み信号が多重化さ
れているかどうかを判定する（ステップＳ１０２）。い
ま、ビットＳ１だけがセットされていて割込み信号が多
重化されておらず、割込み信号ＩＲ１だけが入力されて
いるので、多重化割込み処理ルーチン１１２は、セット
されているビットＳ１に対応する割込み信号ＩＲ１用の
処理を実行し（ステップＳ１０３）、処理終了後に割込
み終了信号ＩＮＴＥＮＤを出力する（ステップＳ１０
７）。
【００３０】一方、タイミングＤおよびＥで割込み信号
ＩＲ２およびＩＲ３がそれぞれ入力されると、パルス生
成部１０１は、タイミングＦおよびＧでパルスＰ２およ
びＰ３をそれぞれ出力する。すると、パルスＰ２および
Ｐ３により、割込み入力順序レジスタ１０４および１０
５は、割込み入力順序カウンタ１０２の値“１”および
“２”をタイミングＨおよびＩで読み込むと同時に、割
込み入力順序カウンタ１０２は値“２”および“３”に
カウントアップする。
ＩＲ２およびＩＲ３がそれぞれ入力されると、パルス生
成部１０１は、タイミングＦおよびＧでパルスＰ２およ
びＰ３をそれぞれ出力する。すると、パルスＰ２および
Ｐ３により、割込み入力順序レジスタ１０４および１０
５は、割込み入力順序カウンタ１０２の値“１”および
“２”をタイミングＨおよびＩで読み込むと同時に、割
込み入力順序カウンタ１０２は値“２”および“３”に
カウントアップする。
【００３１】中央処理装置１１０が割込み信号ＩＲ１に
より起動された多重化割込み処理ルーチン１１２の実行
を終了し、タイミングＪで割込み終了信号ＩＮＴＥＮＤ
を“Ｈ”レベルにしたとすると、タイミングＫで割込み
多重化識別レジスタ１０７をリセットする。すると、多
重化回路１０８から出力される多重化割込み信号ＩＮＴ
も“Ｌ”レベルになり、割込み入力順序カウンタ１０２
も初期値“１”にクリアされる。
より起動された多重化割込み処理ルーチン１１２の実行
を終了し、タイミングＪで割込み終了信号ＩＮＴＥＮＤ
を“Ｈ”レベルにしたとすると、タイミングＫで割込み
多重化識別レジスタ１０７をリセットする。すると、多
重化回路１０８から出力される多重化割込み信号ＩＮＴ
も“Ｌ”レベルになり、割込み入力順序カウンタ１０２
も初期値“１”にクリアされる。
【００３２】タイミングＬで割込み終了信号ＩＮＴＥＮ
Ｄが“Ｌ”レベルに復帰すると、タイミングＭで要因の
残っている割込み信号ＩＲ２およびＩＲ３に対応する割
込み多重化識別レジスタ１０７のビットＳ２およびＳ３
がセットされ、多重化回路１０８を介して多重化割込み
信号ＩＮＴが“Ｈ”レベルになる。これにより、割込み
入力順序カウンタ１０２は、再びカウントアップ可能な
状態となる。同時に、割込み制御回路１０９は、多重化
割込み信号ＩＮＴおよび非多重化割込み信号Ｉ１〜Ｉ３
の状態をチェックし、中央処理装置１１０からバス１１
１を介してあらかじめ設定されている優先順位に基づい
て最も優先順位の高い多重化割込み信号ＩＮＴを選択し
て割込み要求信号ＩＮＴＲＱとして出力する。
Ｄが“Ｌ”レベルに復帰すると、タイミングＭで要因の
残っている割込み信号ＩＲ２およびＩＲ３に対応する割
込み多重化識別レジスタ１０７のビットＳ２およびＳ３
がセットされ、多重化回路１０８を介して多重化割込み
信号ＩＮＴが“Ｈ”レベルになる。これにより、割込み
入力順序カウンタ１０２は、再びカウントアップ可能な
状態となる。同時に、割込み制御回路１０９は、多重化
割込み信号ＩＮＴおよび非多重化割込み信号Ｉ１〜Ｉ３
の状態をチェックし、中央処理装置１１０からバス１１
１を介してあらかじめ設定されている優先順位に基づい
て最も優先順位の高い多重化割込み信号ＩＮＴを選択し
て割込み要求信号ＩＮＴＲＱとして出力する。
【００３３】中央処理装置１１０は、割込み要求信号Ｉ
ＮＴＲＱを受けた後、割込み可能状態になると、割込み
許可信号ＩＮＴＡＫを出力する。
ＮＴＲＱを受けた後、割込み可能状態になると、割込み
許可信号ＩＮＴＡＫを出力する。
【００３４】割込み制御回路１０９は、割込み許可信号
ＩＮＴＡＫを受けると、バス１１１に多重化割込み信号
ＩＮＴに対応する多重化割込み処理ルーチン１１２の割
込みベクタを出力する。
ＩＮＴＡＫを受けると、バス１１１に多重化割込み信号
ＩＮＴに対応する多重化割込み処理ルーチン１１２の割
込みベクタを出力する。
【００３５】中央処理装置１１０は、バス１１１上の割
込みベクタを入力し、多重化割込み処理ルーチン１１２
の実行を再び開始する。
込みベクタを入力し、多重化割込み処理ルーチン１１２
の実行を再び開始する。
【００３６】多重化割込み処理ルーチン１１２は、ま
ず、割込み多重化識別レジスタ１０７のビットＳ１〜Ｓ
４を読み込み（ステップＳ１０１）、複数ビットがセッ
トされているかどうかに基づいて割込み信号が多重化さ
れているかどうかを判定する（ステップＳ１０２）。い
ま、複数ビットがセットされていて割込み信号が多重化
されているので、多重化割込み処理ルーチン１１２は、
セットされているビットＳ２およびＳ３に対応する割込
み入力順序レジスタ１０４および１０５の値“１”およ
び“２”を読み込み（ステップＳ１０４）、割込み入力
順序レジスタ１０４の最小値“１”に対応する最先に発
生した割込み信号ＩＲ２用の処理を実行し（ステップＳ
１０５）、次に割込み入力順序レジスタ１０５の最大値
“２”に対応する最後に発生した割込み信号ＩＲ３用の
処理を実行する（ステップＳ１０６）。処理終了後、多
重化割込み処理ルーチン１１２は、割込み終了信号ＩＮ
ＴＥＮＤを出力する（ステップＳ１０７）。
ず、割込み多重化識別レジスタ１０７のビットＳ１〜Ｓ
４を読み込み（ステップＳ１０１）、複数ビットがセッ
トされているかどうかに基づいて割込み信号が多重化さ
れているかどうかを判定する（ステップＳ１０２）。い
ま、複数ビットがセットされていて割込み信号が多重化
されているので、多重化割込み処理ルーチン１１２は、
セットされているビットＳ２およびＳ３に対応する割込
み入力順序レジスタ１０４および１０５の値“１”およ
び“２”を読み込み（ステップＳ１０４）、割込み入力
順序レジスタ１０４の最小値“１”に対応する最先に発
生した割込み信号ＩＲ２用の処理を実行し（ステップＳ
１０５）、次に割込み入力順序レジスタ１０５の最大値
“２”に対応する最後に発生した割込み信号ＩＲ３用の
処理を実行する（ステップＳ１０６）。処理終了後、多
重化割込み処理ルーチン１１２は、割込み終了信号ＩＮ
ＴＥＮＤを出力する（ステップＳ１０７）。
【００３７】なお、上記実施例では、多重化対象の割込
み信号ＩＲ１〜ＩＲ４の発生順序を損なわずに処理を行
うために、パルス生成部１０１，割込み入力順序カウン
タ１０２および割込み入力順序レジスタ１０３〜１０６
を使用したが、割込み信号の発生順序を考慮する必要の
ない情報処理システムでは、パルス生成部１０１，割込
み入力順序カウンタ１０２および割込み入力順序レジス
タ１０３〜１０６を使用することなしに本発明を実現す
ることができる。
み信号ＩＲ１〜ＩＲ４の発生順序を損なわずに処理を行
うために、パルス生成部１０１，割込み入力順序カウン
タ１０２および割込み入力順序レジスタ１０３〜１０６
を使用したが、割込み信号の発生順序を考慮する必要の
ない情報処理システムでは、パルス生成部１０１，割込
み入力順序カウンタ１０２および割込み入力順序レジス
タ１０３〜１０６を使用することなしに本発明を実現す
ることができる。
【００３８】ところで、上記実施例では、説明の簡単化
のために４ビット系の回路を例として説明したが、８ビ
ット系，１６ビット系，３２ビット系等の他の回路でも
本願発明が同様に適用できることはいうまでもない。
のために４ビット系の回路を例として説明したが、８ビ
ット系，１６ビット系，３２ビット系等の他の回路でも
本願発明が同様に適用できることはいうまでもない。
【００３９】
【発明の効果】以上説明したように本発明は、割込み多
重化識別レジスタ，多重化回路，割込み制御回路および
多重化割込み処理ルーチンを設け、複数の割込み信号を
１本の割込み信号に多重化するようにしたので、割込み
制御回路の割込み入力端子の物理的な本数以上の周辺機
器を設置することが可能となり、情報処理システムの大
幅な拡大に伴う周辺装置の増設に容易に対処することが
できるという効果がある。
重化識別レジスタ，多重化回路，割込み制御回路および
多重化割込み処理ルーチンを設け、複数の割込み信号を
１本の割込み信号に多重化するようにしたので、割込み
制御回路の割込み入力端子の物理的な本数以上の周辺機
器を設置することが可能となり、情報処理システムの大
幅な拡大に伴う周辺装置の増設に容易に対処することが
できるという効果がある。
【００４０】また、パルス生成部，割込み入力順序カウ
ンタ，割込み入力順序レジスタ，割込み多重化識別レジ
スタ，多重化回路，割込み制御回路および多重化割込み
処理ルーチンを設け、複数の割込み信号を１本の割込み
信号に多重化すると同時に割込み信号が発生した順序に
従い処理を実行することが可能になるようにしたので、
割込み制御回路の割込み入力端子の物理的な本数以上の
周辺機器を設置することが可能となり、割込み信号の発
生順に処理を実行する必要がある情報処理システムの大
幅な拡大に伴う周辺装置の増設に容易に対処することが
できるという効果がある。
ンタ，割込み入力順序レジスタ，割込み多重化識別レジ
スタ，多重化回路，割込み制御回路および多重化割込み
処理ルーチンを設け、複数の割込み信号を１本の割込み
信号に多重化すると同時に割込み信号が発生した順序に
従い処理を実行することが可能になるようにしたので、
割込み制御回路の割込み入力端子の物理的な本数以上の
周辺機器を設置することが可能となり、割込み信号の発
生順に処理を実行する必要がある情報処理システムの大
幅な拡大に伴う周辺装置の増設に容易に対処することが
できるという効果がある。
【図１】本発明の一実施例に係る割込み制御方式の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図２】図１中の多重化割込み処理ルーチンの処理を示
すフローチャートである。
すフローチャートである。
【図３】本実施例の割込み制御方式の動作を例示するタ
イミングチャートである。
イミングチャートである。
【図４】従来の割込み制御方式の一例を示す回路ブロッ
ク図である。
ク図である。
１０１ パルス生成部 １０２ 割込み入力順序カウンタ １０３〜１０６ 割込み入力順序レジスタ １０７ 割込み多重化識別レジスタ １０８ 多重化回路 １０９ 割込み制御回路 １１０ 中央処理装置 １１１ バス １１２ 多重化割込み処理ルーチン １１３ 非多重化割込み処理ルーチン ＣＬＫ クロック Ｉ１〜Ｉ３ 非多重化割込み信号 ＩＮＴ 多重化割込み信号 ＩＮＴＥＮＤ 割込み終了信号 ＩＮＴＫＡ 割込み許可信号 ＩＮＴＲＱ 割込み要求信号 ＩＲ１〜ＩＲ４ 割込み信号 Ｐ１〜Ｐ４ パルス Ｓ１〜Ｓ４ ビット
Claims (3)
- 【請求項１】 割込み信号の入力を保持し多重化されて
いる割込み信号の識別を可能とする割込み多重化識別レ
ジスタと、 この割込み多重化識別レジスタの出力ビットの論理和を
とって複数の割込み信号を１本の割込み信号に多重化す
る多重化回路と、 この多重化回路で多重化された割込み信号を入力し優先
順位に基づいて選択して割込み要求信号として出力し、
割込み許可信号を受けて選択した割込み信号に対応する
割込み処理ルーチンの割込みベクタを出力する割込み制
御回路と、 上位装置に搭載され前記割込み多重化識別レジスタを読
み込み、入力が保持されている割込み信号用の処理を実
行し、処理の実行後に前記割込み多重化識別レジスタを
クリアする多重化割込み処理ルーチンとを有することを
特徴とする割込み制御方式。 - 【請求項２】 割込み信号の入力時にパルスを生成する
パルス生成部と、 このパルス生成部により発生されたパルスをカウントし
て割込み信号が入力された順序を数える割込み入力順序
カウンタと、 この割込み入力順序カウンタの値を保持することにより
割込み信号の入力順序を記憶する割込み入力順序レジス
タと、 割込み信号の入力を保持し多重化されている割込み信号
の識別を可能とする割込み多重化識別レジスタと、 この割込み多重化識別レジスタの出力ビットの論理和を
とって複数の割込み信号を１本の割込み信号に多重化す
る多重化回路と、 この多重化回路で多重化された割込み信号を入力し優先
順位に基づいて選択して割込み要求信号として出力し、
割込み許可信号を受けて選択した割込み信号に対応する
割込み処理ルーチンの割込みベクタを出力する割込み制
御回路と、 上位装置に搭載され前記割込み多重化識別レジスタを読
み込み、入力が保持されている割込み信号に対応する前
記割込み入力順序レジスタを読み込み、前記割込み入力
順序レジスタの最小値から最大値の順に対応する割込み
信号用の処理を実行し、処理の実行後に前記割込み多重
化識別レジスタをクリアする多重化割込み処理ルーチン
とを有することを特徴とする割込み制御方式。 - 【請求項３】 前記割込み制御回路が、前記多重化回路
で多重化された割込み信号の他に、多重化対象でない割
込み信号も入力する請求項１または２記載の割込み制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29068194A JPH08129491A (ja) | 1994-10-31 | 1994-10-31 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29068194A JPH08129491A (ja) | 1994-10-31 | 1994-10-31 | 割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129491A true JPH08129491A (ja) | 1996-05-21 |
Family
ID=17759124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29068194A Pending JPH08129491A (ja) | 1994-10-31 | 1994-10-31 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7032049B2 (en) | 2000-09-22 | 2006-04-18 | Infineon Technologies Ag | Apparatus for relaying received interrupt requests |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214031A (ja) * | 1985-03-20 | 1986-09-22 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タの割込み処理方法 |
| JPH06301551A (ja) * | 1993-04-16 | 1994-10-28 | Ricoh Co Ltd | 割り込み処理装置 |
-
1994
- 1994-10-31 JP JP29068194A patent/JPH08129491A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214031A (ja) * | 1985-03-20 | 1986-09-22 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タの割込み処理方法 |
| JPH06301551A (ja) * | 1993-04-16 | 1994-10-28 | Ricoh Co Ltd | 割り込み処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7032049B2 (en) | 2000-09-22 | 2006-04-18 | Infineon Technologies Ag | Apparatus for relaying received interrupt requests |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2114333A (en) | Shared facility allocation system | |
| US5535362A (en) | Data transfer control apparatus wherein a time value is compared to a clocked timer value with a comparison of the values causing the transfer of bus use right | |
| JPH08129491A (ja) | 割込み制御方式 | |
| JPH06348507A (ja) | マイクロコンピュータ | |
| US7203205B2 (en) | Polling device and communication apparatus | |
| EP1193609B1 (en) | Apparatus and method for address modification in a direct memory access controller | |
| US5563905A (en) | Network communication system having time-sliced protocol | |
| US6715058B1 (en) | Apparatus and method for a sorting mode in a direct memory access controller of a digital signal processor | |
| JP2517943B2 (ja) | タイマ装置 | |
| KR100462736B1 (ko) | 다수의 타임 인터럽트 신호를 발생시킬 수 있는 타이머 장치 | |
| US5802595A (en) | Serial data transfer apparatus | |
| JP3702592B2 (ja) | パルス発生装置、マルチチップモジュール及びシングルチップマイコン | |
| SU1108453A1 (ru) | Устройство дл функционально-динамического контрол логических схем | |
| SU1264193A1 (ru) | Многоканальное устройство дл обмена данными микропроцессорной системы | |
| KR100267767B1 (ko) | 인터럽트 발생 장치 | |
| SU1619265A1 (ru) | Микропрограммное устройство управлени | |
| JP3517362B2 (ja) | マンチェスタ符号の同期回路 | |
| KR200295538Y1 (ko) | 이동통신시스템의 다중 인터럽트모드 지원회로 | |
| EP1193608B1 (en) | Apparatus and method for a sorting mode in a direct memory access controller of a digital signal processor | |
| SU1238098A1 (ru) | Многофункциональный модуль | |
| JPH10333921A (ja) | 割り込み制御装置 | |
| JPH1065661A (ja) | フレーム同期保護回路 | |
| JPH06187166A (ja) | 伝送装置の割り込み制御方式 | |
| JPS61289749A (ja) | シリアルデ−タ転送装置 | |
| JPH05151140A (ja) | マイクロコンピユータ |