SU1619265A1 - Микропрограммное устройство управлени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а точнее к облас ( ти микропрограммного управлени  цифровыми устройствами, и наиболее эффективно может быть использовано в вычислительных и управл ющих сиете™ мах высокого быстродействи , имеющих большой объем микропрограммного обеспечени . Цель изобретени  - повышение быстродействи  микропрограммного устройства управлени  и сокращение пам ти микропрограмм - достигаетс  за счет распараллеливани  управлени  между двум  модул ми микропрограммного управлени  и их синхронной работы. Устройство содержит первый блок 1 формировани  адреса микрокоманды, первый блок 2 пам ти микропрограмм, первый регистр 3 микрокоманд, второй блок 4 формировани  адреса микрокоманды, второй блок 5 пам ти микропрограмм, ВТОРОЙ регистр 6 микрокоманд, блок 7 синхронизации , вход 8 кода операции, вход 9 логических условий, первый (Я

Description

89

10

Фиг.1

10 и второй 11 информационные выходы (микроопераций). В устройстве первый и второй блоки формировани  адреса микрокоманды работают параллельно и синхронно, на первый подаетс  от блока синхронизации частота f, на зтарой - частота f, причем отношение частот - любое число больше 1 о Это увеличивает быст- ро ействие устройства, поскольку снимает с первого блока формировани  адреса микрокоманды, отвечающего за общее управление устройством и. имеющего сложную структуру и ограниченное быстродействие., функции оперативного управлени  и передает его более простому и быстродсйствующему второму блоку формировани  адреса микрокоманды. Распределение разр дов микрокоманды между первой и второй пам тью микропрограмм, пер- вык и вторым регистрами микрокоманд

позвол ет аппаратно разделить логически несовместимые пол  микрокоманды и устранить повторные фрагменты микропрограммы, сократить за счет этого пам ть микропрограмм. 2 з.п.

ф-лы, 7 фиг.

Изобретение относитс  к вычислительной технике, а точнее к области микропрограммного управлени  цифровыми устройствами, и наиболее эффективно может быть использовано в вычислительных и управл ющих система;: высокого быстродействи , имеющих большой объем микропрограммного обеспечени .

Целью изобретени   вл етс  повышение быстродействи  микропрограммно го устройства управлени  и сокращение пам ти микропрограмм.

В устройстве первый и второй блоки формировани  адреса микрокоманды работают параллельно и синхронно, на первый подаетс  от блока синхронизации частота ff, на второй - частота f, причем отношение частот Јд /f - любое число больше 1. Это увеличивает быстродействие устройства , поскольку снимает с первого блока формировани  адреса микрокоманды, отвечающей за общее управление устройством и имеющей сложную структуру и ограниченное быстродействие, функции оперативного управлени  и передает его более простому и быстродействующему второму блоку формиро- , вани  адреса микрокоманды. Распределение разр дов микрокоманды между первой и второй пам тью микропрограмм , первым и вторым регистром микрокоманд позвол ет аппаратно разделить логически несовместимые пол  микрокоманды и устранить повторные фр гменты микропрограммы, сократить з счет этого пам ть микропрограмм.

На фиг.1 представлена структурна  схема предлагаемого устройства; на фиг.2 - схема первого блока формиро- вани  адреса микрокоманды; на фнг.З - блок синхронизации; на фиг.4 - схема второго блока формировани  адреса микрокоманды; на фиг.5 - алгоритм работы устройства; на фиг,6, 7

схема распределени  информации в

блоках пам ти микрокоманд.

Микропрограммное устройство управлени  (фиг.1) содержит первый блок 1 формировани  адреса микрокоманды , первый блок 2 пам ти микро- программ, первый регистр 3 микрокоманд , второй блок 4 формировани  адреса микрокоманды, второй блок 5 пам ти микропрограмм, второй регистр 6 микрокоманд, блок 7 синхронизации, вход 8 кода операции, входы 9 логи-, ческих условий, первый JO и второй 11 инф мационные выходы (микроопераций ) .

Первый блок 1 формировани  адреса микрокоманды (фиг.2) содержит с первого по третий мультиплексоры 12-14, схему 15 формиро ани  адреса микрокоманды , элемент НЕ 16, узел 17 ключей с трем  устойчивыми состо ни ми , триггер 18, резистор 19 и Конденсатор 20.

Бпок 7 синхронизации (фиг.З) содержит генератор, включающий в себ  элементы НЕ 21-23, кварцевый резона- тор 24, резисторы 25, 26, конденсаторы 27, 28 и триггер 29.

Второй блок 4 формировани  адреса микрокоманды (фиг,4) содержит эле5 1

менты НЕ 30, 34, элемент И-НЕ 31, триггер 32 и счетчик 33.

Устройство работает следующим образом.

После включени  питани  первый блок формировани  адреса микрокоманды вырабатывает нулевой адрес, поступающий на первый блок 2 пам ти микропрограмм , откуда содержимое нулево  чейки заноситс  в первый регистр . 3 микрокоманд. Выход первого пол  этого регистра содержит адрес следующей микрокоманды в первой пам ти микропрограмм и подаетс  на первый вход блок 1 формировани  адреса микрокоманды , выход второго пол  этого регистра содержит код управлени  и подаетс  на информационный выход 10, выход третьего пол  этого регистра содержит адрес микрокоманды во втором блоке пам ти микропрограмм и подаетс  на второй блок 4 форми - ровани  адреса микрокоманды, который передает его на второй блок 5 пам ти Микропрограмм. Содержимое адресуемой  чейки этой пам ти заноситс  во второй регистр 6 микрокоманд, с выхода которого он поступает на информационный выход И устройства. При этом полна  микрокоманда управлени  представл ет собой совокупность разр дов первого регистра 3 микрокоманд и второго ренистра 6 микрокоманд , а код управлени   вл етс  совокупностью значений разр дов второго пол  первого регис тра 3 микрокоманд и выходов второго регистра 6 микрокоманд. Смена адреса на выходе первого блока формировани  адреса микрокоманды происходит с частотой f, на выходе второго блока 4 формировани  адреса микрокоманды с частотой fi, Например, при fg/f 2 pea- лизаци  блоков 1, 4, 7 дл  данного случа  показана на фиг.2-4.

В первом регистре 3 микрокоманд информаци  мен етс  по четным тактам , начина  с нулевого, а во втором регистре 6 микрокоманд информаци  мен етс  в каждом такте. Работа устройства управлени  определ етс  микропрограммой, хран щейс  в первом блоке 2 пам ти микропрограмм, при этом кажда  ее процедура требует выполнени  нескольких процедур микропрограмм, хран щейс  во втором блоке 5 пам ти микропрограмм. В начале выполнени  процедуры каждой

2656

пам ти соответствующий блок фопми- ровани  адреса микропрограммы должен получить ее стартовый адрес. Первый блок 1 формировани  адреса микрокоманды начинает работаь с нулевого адреса, далее стартовый адрес определ етс  векторами, получаемыми по входам команд и состо ний.

Q Второй блок 4 формировани  адреса микрокоманды всегда получает стартовый адрес с выхода третьего пол  первого регистра 3 микрокоманд. В ходе выполнени  процедур первый блок

5 1 формировани  адреса микрокоманды получает адрес следующей микрокоманды через вход кода конструкций с выхода первого пол  первого 3 регистра микрокоманд, а второй блок 5

0 формировани  адреса микрокоманды в каждом такте наращивает предыдущий адрес на единицу.

Сокращение пам ти микропрограмм в предалагаемом устройстве иллюст-

5 рируетс  фиг.5-7. На фиг.5 представлена последовательность микрокоманд, реализующа  команду ADD A,R - сложение содержимого регистра общего назначени  и аккумул тора, в предложе0 нии, что адресаци  и выборка кода текущей команды производитс  в предыдущей команде. Микропрограмма состоит из головной части - микрокоманды 1, 2, 9, 10, подпрограммы AJ c микрокоманды 3-8 и подпрограммы В - микрокоманды 11, 12. Формат микрокоманды включает пол  Операци , Последовательность микрокоманд,. Обмен - прерывани . Микропрграмма

о команды вычитани  SUBB A,R аналогична , но в дев той микрокоманде в поле Операци  должно быть символическое выражение (A)-(Q)-(CF) . Пробелы , в соответствующем поле означают

5 Нет микрооперации. Видно, что уникальным  вл ютс  большинство кодов в поле Обмен - прерывани , микрокоманд , которое управл ет последовательностью команд, прерывани ми,

0 вводом-выводом. Это естественно, поскольку управл емый разр дами пол  аппаратный модуль  вл етс  задатчи- ком информации как дл  внешних относительно процессора устройств, так

г и дл  модул  АЛУ внутри процессора. Пол  Операци , Последовательность микрокоманд имеют значительное количество пробелов, но микрокоманды не могут быть оптимизированы, поскольку прив заны к временным диаграммам обмена. Размещение микрокоманд в пам ти известного устройст в а или прототипа представлено на фиг.6, у последнего показана одна из матриц пам ти На фиг.6 в каждой подпрограмме поле Обмен/прерывани  всех микрокоманд обозначено одним именем, Б.этом поле имеетс  значительное количество повторов. В предлагаемом устройстве введение второго блока формировани  адреса микрокоманды и блока синхронизации позвол ет произвести вертикальное разделение пам ти микропрограмм на два массива и разместить микрокоманды в соответствии с фиг.7. В первом блоке пам ти микропр грамм добавл етс  поле Вектор второй матрицы, пробелы сокращаютс , во втором блоке пам ти микропрогра -м повторы исключаютс .

Увеличение быстродействи  в устройстве достигаетс  за счет распределени  функций управлени  между первым и вторым блоками формировани  адреса микрокоманды. Оперативное управление осуществл етс  вторым из них, который имеет точник адреса, вносит поэтому наименьшую задержку и может тактироватьс  высокой частотой. Общее управление осуществл етс  первым блоком формировани  микрокоманды, сложный алгоритм управлени  подразумевает несколько источников или внутреннее преобразование адреса в его структуре, поэтому он уступает по быстродействию второму, но при параллельном управлении его тактова  частота может быть снижена. Врем  выполнени  одного такта может быть уменьшено по сравнению- с известным устройством.

Реализаци  первого 2 и второго 5 блоков пам ти микропрограмм стандартна . Каждый из блоков пам ти может быть выполнен, например, на основе микросхем К556РТ5, у которых адресные входы с одинаковыми нОме- рами индексов соединены параллельно и подключены к соответствующим выходам одноименного блока формировани  адреса микрокоманды, информационные выходы подключены к соответствующим информационным входам одноименного регистра микрокоманд,

на входы выборки всех микросхем по- ,дан активный потенциал логического нул . Первый регистр 3 микрокоманд и второй регистр 6 микрокоманд также могут быть реализованы стандартно на основе, например, микросхем К1804ИР1, Информационные входы микросхем должны быть подключены к соотO ветствующим выходам одноименного

блока пам ти микропрограмм, а выходы Микросхем  вл ютс  информационными выходами соответствующего регистра. На входы выборки микросхем первого

5 регистра 3 микрокоманд подаютс  сигналы с входа режима работы этого регистра, на входы синхронизации микросхем - сигнал с входа синхронизации . На входы микросхем второго

0 регистра 6 микрокоманд подаетс 

активный потенци  логического нул , на входы синхронизации микросхем - сигнал с входа синхронизации.

25

Claims (3)

1. Формула изобретени 

   1, Микропрограммное устройство управлени , содержащее первый блок

   формировани  адреса микрокоманды, первый блок пам ти микропрограмм, первый регистр микрокоманд, второй блок пам ти микропрограмм, второй регистр микрокоманд, причем выход

   первого блока формировани  адреса микрокоманды соединен с адресными входами первого блока пам ти микропрограмм , выход которого соединен с информационным входом первого регистра микрокоманд, выход первого пол  управлени  формированием адреса которого соединен с входом кода инструкций первого блока формировани  адреса микрокоманды, выход второго блока пам ти микропрограмм

   соединен с информационным входом второго регистра микрокоманд, выход пол  микроопераций первого регистра микрокоманд и выход второго регистра

   микрокоманд  вл ютс  информационными выходами устройства, вх од команд первого блика формировани  адреса микрокоманды соединен с входом кода операции устройства, вход состо ний первого блока формировани  адреса соединен с входом логических условий устройства, червый вход синхронизации устройства соединен с входом синхронизации первого блока формировани  адреса микрокоманды, с входом синхронизации первого регистра микрокоманд, второй вход синхронизации устройства соединен с входом синхронизации второго регистра микрокоманд , отличающеес  тем, что, с целью повышени  быстродействи  и сокращени  емкости пам ти микропрограмм, устройство содержит второй блок формировани  адреса микрокоманды , причем выход второго пол  управлени  формирование адреса первого регистра микрокоманды соединен с входом кода инструкции второго блока формировани  адреса микрокоманды, выход которого соединен с адресным входом второго блока пам ти микропрограмм , первый вход синхронизации второго блока формировани  адреса микрокоманды соединен с первым входом синхронизации устройства, второй вход синхронизации второго блока формировани  адреса микрокоманды соединен с вторым входом синхронизации устройства,
2. 2. Устройство по п.1, отличающеес  тем, что первый бло

   25 3. Устройство поп.Д, о тл и - чающеес  тем, что второй блок формировани  адреса микрокоманды содержит регистр, счетчик, элемент И-НЕ, первый и второй элементы

   формировани  адреса микрокоманд содержит с первого по третий мультиплек-30 НЕ, причем старшие разр ды входа соры, узел формировани  адреса, триг- кода инструкции блока соединены с гер, узел ключей с тристабильным выходом, причем вход команд блока соединен с первыми информационными входами с первого по третий мультиплек- 35 соров, выходы которых соединены с информационными входами узла формировани  адреса, информационный выход которого соединен с выходом блока, вторые информационные входы с первого 40 по третий мультиплексоров подключены к шинам логического нул  и логической единицы устройства, вход состо ний блока соединен с управл ющим входом услови  логического перехода узла фор-д5 низации блока соединен с вторым мировани  адреса, шина логической входом элемента И-НЕ, второй вход единицы устройства подключена к входу синхронизации блока соединен с тре- логического перехода узла формирова- тьим входом элемента И-НЕ и со счет- ни  адреса, D-входу триггера и к млад- ным входом счетчика.

   информационным входом регистра, выход которого соединен со старшими разр дами выхода блока, младший разр д входа кода инструкции блока соединен с входом первого элемента НЕ, выход которого соединен с первым входом элемента И-НЕ, выход которого соединен с входом синхронизации регистра и с входом второго элемента НЕ, выход которого соединен с входом установки в О счетчика, выход которого соединен с младшими разр да ми выхода блока, первый вход синхрошим разр дам информационного входа узла ключей с тристаоильным выходом, выходы которого соединены со старшими разр дами входа кода инструкций блока и с входом кода инструкции узла формировани  адреса, младшие разр ды входа кода инструкции блока подключены к информационным входам узла форми-

   ровани  адреса, вход синхронизации блока соединен с входами синхронизации узла формировани  адреса и триггера , пр мой выход которого соединен с управл ющим входом узла ключей с

   тристабильным выходом, информационный вход старших разр дов которого соединен с потенциалом логического нул  устройства, инверсный выход триггера соединен с управл ющими входами с

   первого по третий мультиплексоров, выход признака режима работы узла формировани  адреса соединен с входом управлени  третьим состо нием с первого по третий мультиплексоров.
3. 3. Устройство поп.Д, о тл и - чающеес  тем, что второй блок формировани  адреса микрокоманды содержит регистр, счетчик, элемент И-НЕ, первый и второй элементы

   НЕ, причем старшие разр ды входа кода инструкции блока соединены с низации блока соединен с вторым входом элемента И-НЕ, второй вход синхронизации блока соединен с тре- тьим входом элемента И-НЕ и со счет- ным входом счетчика.

   НЕ, причем старшие разр ды входа кода инструкции блока соединены с низации блока соединен с вторым входом элемента И-НЕ, второй вход синхронизации блока соединен с тре- тьим входом элемента И-НЕ и со счет- ным входом счетчика.

   информационным входом регистра, выход которого соединен со старшими разр дами выхода блока, младший разр д входа кода инструкции блока соединен с входом первого элемента НЕ, выход которого соединен с первым входом элемента И-НЕ, выход которого соединен с входом синхронизации регистра и с входом второго элемента НЕ, выход которого соединен с входом установки в О счетчика, выход которого соединен с младшими разр дами выхода блока, первый вход синхроВход команд

   Вход

   Вход кода инструкции .

   Фиг.2

   Выход

   режиме

   раб&пы

   Адресные выходы

   25

   24.1 28

   HDHf

   §§ 1

   §с 8|

   5J

   Фиг.з

   Выход адреса

   Фиг.Ч

   f

   --J

   U-

   en

   -Л

   to

   с

   gs

   n

   и Jk.

   Л}

   355

   35

   I

   s

   л -t

   tr

   Д

   С