JPH05266178A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH05266178A JPH05266178A JP6381192A JP6381192A JPH05266178A JP H05266178 A JPH05266178 A JP H05266178A JP 6381192 A JP6381192 A JP 6381192A JP 6381192 A JP6381192 A JP 6381192A JP H05266178 A JPH05266178 A JP H05266178A
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- Japan
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- plane
- arithmetic
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Abstract
(57)【要約】
【目的】 プレーン毎に演算回路を持ち、全プレーン並
列に演算することにより１画素分の演算を１度に処理で
き、かつ、複数通りのプレーンサイズに対応可能なデー
タ処理装置を提供すること。 【構成】 プレーン毎に演算回路２０を持ち、全プレー
ン並列に演算することにより１画素分の演算を１度に処
理でき、かつ、パックトピクセルデータがプレーン分割
回路１０、１５により、プレーンサイズに応じてプレー
ン毎に分割されて演算回路２０に入力され、演算回路２
０からの出力データがパッキング回路３０により、プレ
ーンサイズに応じてパックトピクセルデータに再構成さ
れる。
列に演算することにより１画素分の演算を１度に処理で
き、かつ、複数通りのプレーンサイズに対応可能なデー
タ処理装置を提供すること。 【構成】 プレーン毎に演算回路２０を持ち、全プレー
ン並列に演算することにより１画素分の演算を１度に処
理でき、かつ、パックトピクセルデータがプレーン分割
回路１０、１５により、プレーンサイズに応じてプレー
ン毎に分割されて演算回路２０に入力され、演算回路２
０からの出力データがパッキング回路３０により、プレ
ーンサイズに応じてパックトピクセルデータに再構成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、パックトピクセル形式
画像データの演算処理などを行うデータ処理装置に関す
る。
画像データの演算処理などを行うデータ処理装置に関す
る。
【０００２】
【従来の技術】パックトピクセル画像データの算術演算
を行う場合、各色成分のデータ（プレーンデータ）を順
次メモリから読み出して演算回路に入力していく方法が
あるが、１画素分の演算を終えるのにプレーン数だけメ
モリアクセス、演算処理を行う必要が生じ、処理速度が
低下する。
を行う場合、各色成分のデータ（プレーンデータ）を順
次メモリから読み出して演算回路に入力していく方法が
あるが、１画素分の演算を終えるのにプレーン数だけメ
モリアクセス、演算処理を行う必要が生じ、処理速度が
低下する。
【０００３】そこで、プレーン数だけ演算回路を持ち、
個々の演算回路に入力するビットＮｏ．を割り当てて、
全てのプレーンの演算を同時に行うようにする方法があ
る。これは、１画素分の演算を１度に処理することがで
きる点で有効な方法である。しかし、１つの画像処理装
置において、１画素中の１プレーンのデータを何ビット
で表現するかという条件（プレーンサイズ）を変えて用
いる場合には、前述のビットＮｏ．の割り当てがプレー
ンサイズに応じて変わってくるので問題となる。
個々の演算回路に入力するビットＮｏ．を割り当てて、
全てのプレーンの演算を同時に行うようにする方法があ
る。これは、１画素分の演算を１度に処理することがで
きる点で有効な方法である。しかし、１つの画像処理装
置において、１画素中の１プレーンのデータを何ビット
で表現するかという条件（プレーンサイズ）を変えて用
いる場合には、前述のビットＮｏ．の割り当てがプレー
ンサイズに応じて変わってくるので問題となる。
【０００４】
【発明が解決しようとする課題】このようにパックトピ
クセル形式のデータを演算処理する場合、プレーン数だ
け演算回路を持ち、全てのプレーンの演算を同時に行う
ことで、処理速度の高速化を図ることが考えられるが、
プレーンサイズを変えて用いる場合に、ビットＮｏ．の
割り当てがプレーンサイズに応じて変わってくるので問
題となる。
クセル形式のデータを演算処理する場合、プレーン数だ
け演算回路を持ち、全てのプレーンの演算を同時に行う
ことで、処理速度の高速化を図ることが考えられるが、
プレーンサイズを変えて用いる場合に、ビットＮｏ．の
割り当てがプレーンサイズに応じて変わってくるので問
題となる。
【０００５】そこで、本発明は、プレーン毎に演算回路
を持ち、全プレーン並列に演算することにより１画素分
の演算を１度に処理でき、かつ、複数通りのプレーンサ
イズに対応可能なデータ処理装置を提供することを目的
とする。
を持ち、全プレーン並列に演算することにより１画素分
の演算を１度に処理でき、かつ、複数通りのプレーンサ
イズに対応可能なデータ処理装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するため、複数の成分によって構成されるパックトデ
ータを対象として、各成分データ毎に演算回路を有する
ことにより、各成分データを並列に演算処理を行うデー
タ処理装置において、前記成分データのビット長に応じ
て、各成分データが各々対応する前記演算回路に入力さ
れるように、パックトデータの中の各成分データを、成
分データのビット長情報を選択信号とするセレクタによ
り選択的に抽出し、各演算回路の入力端に分配する成分
分割手段と、前記各演算回路からの出力に含まれている
演算結果の各成分のデータを、成分データのビット長情
報を選択信号とするセレクタにより選択的に抽出し、１
個のビット列に寄せ集めるデータパッキング手段とを具
備する。
決するため、複数の成分によって構成されるパックトデ
ータを対象として、各成分データ毎に演算回路を有する
ことにより、各成分データを並列に演算処理を行うデー
タ処理装置において、前記成分データのビット長に応じ
て、各成分データが各々対応する前記演算回路に入力さ
れるように、パックトデータの中の各成分データを、成
分データのビット長情報を選択信号とするセレクタによ
り選択的に抽出し、各演算回路の入力端に分配する成分
分割手段と、前記各演算回路からの出力に含まれている
演算結果の各成分のデータを、成分データのビット長情
報を選択信号とするセレクタにより選択的に抽出し、１
個のビット列に寄せ集めるデータパッキング手段とを具
備する。
【０００７】また、上記発明において、演算回路が、成
分データのビット長情報を選択信号に用いて演算に必要
なキャリービットを選択抽出するキャリー選択手段を具
備するものであってもよい。
分データのビット長情報を選択信号に用いて演算に必要
なキャリービットを選択抽出するキャリー選択手段を具
備するものであってもよい。
【０００８】
【作用】本発明においては、プレーン毎に演算回路を持
ち、全プレーン並列に演算することにより１画素分の演
算を１度に処理でき、かつ、パックトピクセルデータが
成分分割手段により、プレーンサイズに応じてプレーン
毎に分割されて演算回路に入力され、演算回路からの出
力データがデータパッキング手段により、プレーンサイ
ズに応じてパックトピクセルデータに再構成される。こ
れにより、同一の装置で複数通りのプレーンサイズに応
じた演算が可能となる。
ち、全プレーン並列に演算することにより１画素分の演
算を１度に処理でき、かつ、パックトピクセルデータが
成分分割手段により、プレーンサイズに応じてプレーン
毎に分割されて演算回路に入力され、演算回路からの出
力データがデータパッキング手段により、プレーンサイ
ズに応じてパックトピクセルデータに再構成される。こ
れにより、同一の装置で複数通りのプレーンサイズに応
じた演算が可能となる。
【０００９】
【実施例】本発明の実施例の詳細を図面に基づき説明す
る。
る。
【００１０】図１は本発明の一実施例に係るデータ処理
装置の構成を示す図である。
装置の構成を示す図である。
【００１１】同図に示すデータ処理装置は、２つの３２
ビットデータ入力端１ａ、１ｂと１つの３２ビット出力
端２を持ち、２つのプレーン分割回路１０、１５、演算
部２０、パッキング回路３０から構成される。
ビットデータ入力端１ａ、１ｂと１つの３２ビット出力
端２を持ち、２つのプレーン分割回路１０、１５、演算
部２０、パッキング回路３０から構成される。
【００１２】入力端１ａ、１ｂに入力されるデータは、
パックトピクセル形式の画像データとする。
パックトピクセル形式の画像データとする。
【００１３】パックトピクセル形式の画像データは、図
２に示すように、複数の色成分のデータ（これをプレー
ンと呼ぶ）を一まとめにしたもので、本実施例では、画
素当たり最大４プレーン構成で、プレーンサイズは各プ
レーン共等しく、１ビット（図２（ｄ））、２ビット
（図２（ｃ））、４ビット（図２（ｂ））、８ビット
（図２（ａ））の４通りとしている。
２に示すように、複数の色成分のデータ（これをプレー
ンと呼ぶ）を一まとめにしたもので、本実施例では、画
素当たり最大４プレーン構成で、プレーンサイズは各プ
レーン共等しく、１ビット（図２（ｄ））、２ビット
（図２（ｃ））、４ビット（図２（ｂ））、８ビット
（図２（ａ））の４通りとしている。
【００１４】入力端１ａに入力される入力画像データA
(00:31)は、プレーン分割回路１０に、入力端１ｂに入
力される入力画像データB(00:31)は、プレーン分割回路
１５に、それぞれ入力される。
(00:31)は、プレーン分割回路１０に、入力端１ｂに入
力される入力画像データB(00:31)は、プレーン分割回路
１５に、それぞれ入力される。
【００１５】プレーン分割回路１０、１５における入力
画像データ処理の模式図を図３に示す。
画像データ処理の模式図を図３に示す。
【００１６】図３は、プレーン分割回路１０、１５によ
って注目画素の各プレーンが８ビット間隔で配置され、
残りのビットには０が入ることを表している。
って注目画素の各プレーンが８ビット間隔で配置され、
残りのビットには０が入ることを表している。
【００１７】プレーン分割回路１０（１５）は、４個の
８ビット４TO１セレクタ１１（１６）、１２（１７）、
１３（１８）、１４（１９）から構成されており、セレ
クト信号が０のとき入力端Ｉ１のデータが、１のとき入
力端Ｉ２のデータが、２のとき入力端Ｉ３のデータが、
３のとき入力端Ｉ４のデータがそれぞれ選択出力され
る。 セレクト信号には２ビットからなるプレーンサイ
ズ情報を用いる。このプレーンサイズ情報は、 ０のとき、１ビット／プレーン １のとき、２ビット／プレーン ２のとき、４ビット／プレーン ３のとき、８ビット／プレーン であることを表す。
８ビット４TO１セレクタ１１（１６）、１２（１７）、
１３（１８）、１４（１９）から構成されており、セレ
クト信号が０のとき入力端Ｉ１のデータが、１のとき入
力端Ｉ２のデータが、２のとき入力端Ｉ３のデータが、
３のとき入力端Ｉ４のデータがそれぞれ選択出力され
る。 セレクト信号には２ビットからなるプレーンサイ
ズ情報を用いる。このプレーンサイズ情報は、 ０のとき、１ビット／プレーン １のとき、２ビット／プレーン ２のとき、４ビット／プレーン ３のとき、８ビット／プレーン であることを表す。
【００１８】プレーン分割回路１５を構成する８ビット
４TO１セレクタ１９の内部は、図４に示すように、８個
の１ビット４TO１セレクタから構成される。８ビットセ
レクタ１１〜１４、１６〜１８も同様の構成である。
４TO１セレクタ１９の内部は、図４に示すように、８個
の１ビット４TO１セレクタから構成される。８ビットセ
レクタ１１〜１４、１６〜１８も同様の構成である。
【００１９】本発明では、画像演算をプレーン毎に、か
つ、全プレーン並列に行う。プレーン毎の画像演算は、
最大プレーンサイズの語長を持つ演算回路（８ビット演
算回路）２１、２２、２３、２４で行う。
つ、全プレーン並列に行う。プレーン毎の画像演算は、
最大プレーンサイズの語長を持つ演算回路（８ビット演
算回路）２１、２２、２３、２４で行う。
【００２０】演算部２０を構成する８ビット演算回路２
１、２２、２３、２４は、それぞれプレーンＮｏ．１、
２、３、４の演算を受け持っている。よって、最終的に
は各８ビット演算回路２１、２２、２３、２４からの演
算結果出力を、パックトピクセル形式に再配置する必要
がある。そこで、演算部２０からの出力をパッキング回
路３０によってパックトピクセルに変換する。この様子
を図５に示す。
１、２２、２３、２４は、それぞれプレーンＮｏ．１、
２、３、４の演算を受け持っている。よって、最終的に
は各８ビット演算回路２１、２２、２３、２４からの演
算結果出力を、パックトピクセル形式に再配置する必要
がある。そこで、演算部２０からの出力をパッキング回
路３０によってパックトピクセルに変換する。この様子
を図５に示す。
【００２１】図５において、各演算回路２１、２２、２
３、２４の８ビットの演算結果のうちLSB 寄りのプレー
ンサイズ分だけが全体（３２ビット）の中のLSB 側へ寄
せ集められ、パックトピクセル形式の演算結果が得られ
る。残りのビットは０になるようにする。なお、残りの
ビットは図１の外部の回路または利用法などの事情によ
り必ずしも０でなくてよい。
３、２４の８ビットの演算結果のうちLSB 寄りのプレー
ンサイズ分だけが全体（３２ビット）の中のLSB 側へ寄
せ集められ、パックトピクセル形式の演算結果が得られ
る。残りのビットは０になるようにする。なお、残りの
ビットは図１の外部の回路または利用法などの事情によ
り必ずしも０でなくてよい。
【００２２】パッキング回路３０は、３２ビット４TO１
セレクタ群３１から構成され、セレクト信号にはプレー
ンサイズ情報を用い、セレクト方法は上述のプレーン分
割回路１０、１５と同様である。
セレクタ群３１から構成され、セレクト信号にはプレー
ンサイズ情報を用い、セレクト方法は上述のプレーン分
割回路１０、１５と同様である。
【００２３】３２ビット４TO１セレクタ群３１の内部
は、図６に示すように、３２個の１ビット４TO１セレク
タ３０１〜３３１で構成されている。
は、図６に示すように、３２個の１ビット４TO１セレク
タ３０１〜３３１で構成されている。
【００２４】このように本実施例装置では、プレーン毎
に演算回路２１〜２４を持ち、全プレーン並列に演算す
ることにより１画素分の演算を１度に処理でき、かつ、
パックトピクセルデータがプレーン分割回路１０、１５
によりプレーンサイズに応じてプレーン毎に分割されて
演算回路２１〜２４に入力され、演算回路２１〜２４か
らの出力データがパッキング回路３０によりプレーンサ
イズに応じてパックトピクセルデータに再構成されるの
で、同一のデータ処理装置で複数通りのプレーンサイズ
に応じた演算が可能である。
に演算回路２１〜２４を持ち、全プレーン並列に演算す
ることにより１画素分の演算を１度に処理でき、かつ、
パックトピクセルデータがプレーン分割回路１０、１５
によりプレーンサイズに応じてプレーン毎に分割されて
演算回路２１〜２４に入力され、演算回路２１〜２４か
らの出力データがパッキング回路３０によりプレーンサ
イズに応じてパックトピクセルデータに再構成されるの
で、同一のデータ処理装置で複数通りのプレーンサイズ
に応じた演算が可能である。
【００２５】次に、飽和付き加算を行う場合の演算例に
ついて説明する。
ついて説明する。
【００２６】プレーンサイズがｍビットの飽和付き加算
は、通常の加算結果が２m 以上になる場合に演算結果を
強制的に（２m −１）にする操作が加わる。
は、通常の加算結果が２m 以上になる場合に演算結果を
強制的に（２m −１）にする操作が加わる。
【００２７】通常の加算結果が２m 以上になるかどうか
の判定は、第ｍビット（LSB を第０ビットとする）を見
ればよいが、プレーンサイズが可変の場合は、プレーン
サイズ情報を用いて判定のためのキャリーフラグを選択
する必要が生じる。
の判定は、第ｍビット（LSB を第０ビットとする）を見
ればよいが、プレーンサイズが可変の場合は、プレーン
サイズ情報を用いて判定のためのキャリーフラグを選択
する必要が生じる。
【００２８】図１の８ビット演算回路２１、２２、２
３、２４は、入力端子１ａ、１ｂに入力されるデータを
オペランドとして、演算コードで指定される演算の結果
を、出力端子２から出力するものであればよいが、８ビ
ット演算回路の一部として上述のような飽和付き加算を
行う回路の一例を図７に示す。
３、２４は、入力端子１ａ、１ｂに入力されるデータを
オペランドとして、演算コードで指定される演算の結果
を、出力端子２から出力するものであればよいが、８ビ
ット演算回路の一部として上述のような飽和付き加算を
行う回路の一例を図７に示す。
【００２９】図中の加算器７１は８ビット加算器で、通
常の加算結果およびキャリーフラグを出力する。
常の加算結果およびキャリーフラグを出力する。
【００３０】キャリーフラグ選択回路７２は、１ビット
のとき加算結果中のビットSUM1が、プレーンサイズ２ビ
ットのときSUM2が、プレーンサイズ４ビットのときSUM4
が、プレーンサイズ８ビットのときCOがそれぞれ選択出
力される。
のとき加算結果中のビットSUM1が、プレーンサイズ２ビ
ットのときSUM2が、プレーンサイズ４ビットのときSUM4
が、プレーンサイズ８ビットのときCOがそれぞれ選択出
力される。
【００３１】キャリーフラグ選択回路７２からの出力
は、オア回路群７３において通常加算の結果である加算
器７１の出力SUM(0:7)との論理和がとられ、その結果が
飽和付き加算の結果となる。
は、オア回路群７３において通常加算の結果である加算
器７１の出力SUM(0:7)との論理和がとられ、その結果が
飽和付き加算の結果となる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
パックトピクセルデータがプレーンサイズに応じてプレ
ーン毎に分割されて並列演算され、プレーンサイズに応
じてパックトピクセルデータに再構成されるので、同一
の装置で複数通りのプレーンサイズに応じた演算が可能
である。
パックトピクセルデータがプレーンサイズに応じてプレ
ーン毎に分割されて並列演算され、プレーンサイズに応
じてパックトピクセルデータに再構成されるので、同一
の装置で複数通りのプレーンサイズに応じた演算が可能
である。
【図１】本発明の一実施例に係るデータ処理装置の構成
を示す図である。
を示す図である。
【図２】本発明の一実施例においてパックトピクセルデ
ータを表す図である。
ータを表す図である。
【図３】図１に示すプレーン分割回路によるデータ処理
の模式図である。
の模式図である。
【図４】図１に示すプレーン分割回路である８ビット４
TO１セレクタの内部構成図である。
TO１セレクタの内部構成図である。
【図５】図１に示すパッキング回路によるパックトデー
タ再構成の模式図である。
タ再構成の模式図である。
【図６】図１に示すデータパッキング回路の内部構成図
である。
である。
【図７】８ビット演算回路の一部で飽和付き加算を実現
する回路構成図である。
する回路構成図である。
１ａ、１ｂ…入力端、２…出力端、１０、１５…プレー
ン分割回路、２０…演算部、３０…パッキング回路。
ン分割回路、２０…演算部、３０…パッキング回路。
Claims (2)
- 【請求項１】 複数の成分によって構成されるパックト
データを対象として、各成分データ毎に演算回路を有す
ることにより、各成分データを並列に演算処理を行うデ
ータ処理装置において、 前記成分データのビット長に応じて、各成分データが各
々対応する前記演算回路に入力されるように、パックト
データの中の各成分データを、成分データのビット長情
報を選択信号とするセレクタにより選択的に抽出し、各
演算回路の入力端に分配する成分分割手段と、 前記各演算回路からの出力に含まれている演算結果の各
成分のデータを、成分データのビット長情報を選択信号
とするセレクタにより選択的に抽出し、１個のビット列
に寄せ集めるデータパッキング手段とを具備することを
特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、演算回路が、成分データのビット長情報を選択信号
に用いて演算に必要なキャリービットを選択抽出するキ
ャリー選択手段を具備することを特徴とするデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6381192A JPH05266178A (ja) | 1992-03-19 | 1992-03-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6381192A JPH05266178A (ja) | 1992-03-19 | 1992-03-19 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266178A true JPH05266178A (ja) | 1993-10-15 |
Family
ID=13240136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6381192A Withdrawn JPH05266178A (ja) | 1992-03-19 | 1992-03-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5853177B2 (ja) * | 2011-04-08 | 2016-02-09 | パナソニックＩｐマネジメント株式会社 | データ処理装置、及びデータ処理方法 |
-
1992
- 1992-03-19 JP JP6381192A patent/JPH05266178A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5853177B2 (ja) * | 2011-04-08 | 2016-02-09 | パナソニックＩｐマネジメント株式会社 | データ処理装置、及びデータ処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |