JPH04236375A - パターン発生器 - Google Patents
パターン発生器Info
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- JPH04236375A JPH04236375A JP3004577A JP457791A JPH04236375A JP H04236375 A JPH04236375 A JP H04236375A JP 3004577 A JP3004577 A JP 3004577A JP 457791 A JP457791 A JP 457791A JP H04236375 A JPH04236375 A JP H04236375A
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- 230000015654 memory Effects 0.000 claims abstract description 167
- 238000012360 testing method Methods 0.000 claims description 11
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0421—Circuit arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパターン発生器に係わり
、特に集積回路の評価に用いられるテスタの中枢部分に
好適なものに関する。
、特に集積回路の評価に用いられるテスタの中枢部分に
好適なものに関する。
【０００２】
【従来の技術】従来のパターン発生器には、図２に示さ
れるような構成を備えたものがある。このパターン発生
器は、制御部Ａとデータメモリ部Ｂとを有している。制
御部Ａは、データメモリ部Ｂにアドレスを出力するもの
で、データスタックメモリ１０，コントロールメモリ１
１及び１２、バッファレジスタ１４及び１５、データマ
ルチプレクサ１７、カレントデータレジスタ１９、パタ
ーン発生制御部１８、＋１回路２３、アドレススタック
メモリ２４、スタートアドレスレジスタ２１、ジャンプ
アドレスレジスタ２０、アドレスマルチプレクサ２５を
有している。データメモリ部Ｂは、制御部Ａからアドレ
スを与えられてパターンデータの出力を行うもので、パ
ターンデータが格納されたデータメモリ１３を有してい
る。
れるような構成を備えたものがある。このパターン発生
器は、制御部Ａとデータメモリ部Ｂとを有している。制
御部Ａは、データメモリ部Ｂにアドレスを出力するもの
で、データスタックメモリ１０，コントロールメモリ１
１及び１２、バッファレジスタ１４及び１５、データマ
ルチプレクサ１７、カレントデータレジスタ１９、パタ
ーン発生制御部１８、＋１回路２３、アドレススタック
メモリ２４、スタートアドレスレジスタ２１、ジャンプ
アドレスレジスタ２０、アドレスマルチプレクサ２５を
有している。データメモリ部Ｂは、制御部Ａからアドレ
スを与えられてパターンデータの出力を行うもので、パ
ターンデータが格納されたデータメモリ１３を有してい
る。
【０００３】制御部Ａにおいて、ＣＰＵ７にデータスタ
ックメモリ１０，コントロールメモリ１１及び１２が接
続されている。コントロールメモリ１１及び１２の出力
端は、それぞれバッファレジスタ１４及び１５の入力端
に接続され、またバッファレジスタ１４の出力端はデー
タスタックメモリ１０の入力端に接続されている。デー
タスタックメモリ１０とバッファレジスタ１４及び１５
の出力端はデータマルチプレクサ１７の入力端にそれぞ
れ接続され、データマルチプレクサ１７の出力端はカレ
ントデータレジスタ１９の入力端に接続されている。カ
レントデータレジスタ１９の出力端は、パターン発生制
御部１８の入力端とジャンプアドレスレジスタ２０の入
力端に接続され、その出力端はアドレスマルチプレクサ
２５に接続されている。
ックメモリ１０，コントロールメモリ１１及び１２が接
続されている。コントロールメモリ１１及び１２の出力
端は、それぞれバッファレジスタ１４及び１５の入力端
に接続され、またバッファレジスタ１４の出力端はデー
タスタックメモリ１０の入力端に接続されている。デー
タスタックメモリ１０とバッファレジスタ１４及び１５
の出力端はデータマルチプレクサ１７の入力端にそれぞ
れ接続され、データマルチプレクサ１７の出力端はカレ
ントデータレジスタ１９の入力端に接続されている。カ
レントデータレジスタ１９の出力端は、パターン発生制
御部１８の入力端とジャンプアドレスレジスタ２０の入
力端に接続され、その出力端はアドレスマルチプレクサ
２５に接続されている。
【０００４】アドレスレジスタ２２の出力端は、データ
スタックメモリ１０，コントロールメモリ１１及び１２
の入力端と、＋１回路２３の入力端に接続されている。 ＋１回路２３の出力端は、アドレススタックメモリ２４
及びアドレスマルチプレクサ２５の入力端にそれぞれ接
続されている。そして、アドレスマルチプレクサ２５の
入力端には、ジャンプアドレスレジスタ２０と＋１回路
２３の他に、スタートアドレスレジスタ２１とアドレス
スタックメモリ２４の出力端がそれぞれ接続されている
。アドレスマルチプレクサ２５の出力端には、データメ
モリ１３とアドレスレジスタ２２の入力端がそれぞれ接
続され、またデータメモリ１３の入力端にはＣＰＵ７が
接続されている。
スタックメモリ１０，コントロールメモリ１１及び１２
の入力端と、＋１回路２３の入力端に接続されている。 ＋１回路２３の出力端は、アドレススタックメモリ２４
及びアドレスマルチプレクサ２５の入力端にそれぞれ接
続されている。そして、アドレスマルチプレクサ２５の
入力端には、ジャンプアドレスレジスタ２０と＋１回路
２３の他に、スタートアドレスレジスタ２１とアドレス
スタックメモリ２４の出力端がそれぞれ接続されている
。アドレスマルチプレクサ２５の出力端には、データメ
モリ１３とアドレスレジスタ２２の入力端がそれぞれ接
続され、またデータメモリ１３の入力端にはＣＰＵ７が
接続されている。
【０００５】コントロールメモリ１１及び１２には、デ
ータメモリ１３のアドレス走査順序を決定するコントロ
ールプログラムが格納されている。バッファレジスタ１
４及び１５は、コントロールメモリ１１及び１２からそ
れぞれ出力されたデータを一時的に格納するものである
。データスタックメモリ１０は、バッファレジスタ１４
から出力されたデータを格納するサブルーチン用のメモ
リである。データマルチプレクサ１７は、パターン発生
制御部１８からの制御信号により、バッファレジスタ１
４及び１５とデータスタックメモリ１０から与えられた
プログラムデータのなかから１つデータを選択して出力
する。カレントデータレジスタ１９は、このデータマル
チプレクサ１７から出力されたデータか、あるいはＣＰ
Ｕ７から与えられたデータを格納する。ジャンプアドレ
スレジスタ２０は、カレントデータレジスタ１９から出
力されたジャンプアドレスを格納する。スタートアドレ
スレジスタ２１は、スタートアドレスを格納する。アド
レスレジスタ２２は、コントロールメモリ１１及び１２
からデータを読み出すためのアドレスを格納する。＋１
回路２３は、アドレスレジスタ２２のアドレスを１つ歩
進させるために、アドレスに１を加算して出力する加算
器であり、アドレススタックメモリ２４は、サブルーチ
ンプログラムからリターンするためのアドレスを格納す
る。アドレスマルチプレクサ２５は、パターン発生制御
部１８から出力された制御信号により、ジャンプアドレ
スレジスタ２０、スタートアドレスレジスタ２１、＋１
回路２３、アドレススタックメモリ２４の出力のうち、
１つのアドレスを選択して出力する。
ータメモリ１３のアドレス走査順序を決定するコントロ
ールプログラムが格納されている。バッファレジスタ１
４及び１５は、コントロールメモリ１１及び１２からそ
れぞれ出力されたデータを一時的に格納するものである
。データスタックメモリ１０は、バッファレジスタ１４
から出力されたデータを格納するサブルーチン用のメモ
リである。データマルチプレクサ１７は、パターン発生
制御部１８からの制御信号により、バッファレジスタ１
４及び１５とデータスタックメモリ１０から与えられた
プログラムデータのなかから１つデータを選択して出力
する。カレントデータレジスタ１９は、このデータマル
チプレクサ１７から出力されたデータか、あるいはＣＰ
Ｕ７から与えられたデータを格納する。ジャンプアドレ
スレジスタ２０は、カレントデータレジスタ１９から出
力されたジャンプアドレスを格納する。スタートアドレ
スレジスタ２１は、スタートアドレスを格納する。アド
レスレジスタ２２は、コントロールメモリ１１及び１２
からデータを読み出すためのアドレスを格納する。＋１
回路２３は、アドレスレジスタ２２のアドレスを１つ歩
進させるために、アドレスに１を加算して出力する加算
器であり、アドレススタックメモリ２４は、サブルーチ
ンプログラムからリターンするためのアドレスを格納す
る。アドレスマルチプレクサ２５は、パターン発生制御
部１８から出力された制御信号により、ジャンプアドレ
スレジスタ２０、スタートアドレスレジスタ２１、＋１
回路２３、アドレススタックメモリ２４の出力のうち、
１つのアドレスを選択して出力する。
【０００６】アドレスマルチプレクサ２５から出力され
たアドレスはデータメモリ１３に与えられ、相当するア
ドレスに格納されているパターンデータが出力される。
たアドレスはデータメモリ１３に与えられ、相当するア
ドレスに格納されているパターンデータが出力される。
【０００７】ここでコントロールメモリ１１には、次の
表３に示されたようにアドレスレジスタ２２で指定され
るアドレス「＋１」のプログラムデータＰ１ 〜Ｐｎ＋
１ が１番地ずつずれた形で格納されている。
表３に示されたようにアドレスレジスタ２２で指定され
るアドレス「＋１」のプログラムデータＰ１ 〜Ｐｎ＋
１ が１番地ずつずれた形で格納されている。
【０００８】
【表１】
またコントロールメモリ１２には、カレントデータレジ
スタ１９に格納されているプログラムで指定される分岐
先のプログラムデータＪ０ 〜Ｊｎが格納されている。 これらのプログラムデータは、オリジナルデータを試験
評価装置の制御部でシミュレートすることによって作成
されるものである。このプログラムデータは、試験の実
施に先立って予めコントロールメモリ１１及び１２に格
納されており、またスタート番地のプログラムデータが
カレントデータレジスタ１９に格納されている。コント
ロールメモリ１１及び１２のスタート番地は、アドレス
レジスタ２２に格納されている。またデータメモリ１３
には、発生させるべきパターンデータが格納されている
。
スタ１９に格納されているプログラムで指定される分岐
先のプログラムデータＪ０ 〜Ｊｎが格納されている。 これらのプログラムデータは、オリジナルデータを試験
評価装置の制御部でシミュレートすることによって作成
されるものである。このプログラムデータは、試験の実
施に先立って予めコントロールメモリ１１及び１２に格
納されており、またスタート番地のプログラムデータが
カレントデータレジスタ１９に格納されている。コント
ロールメモリ１１及び１２のスタート番地は、アドレス
レジスタ２２に格納されている。またデータメモリ１３
には、発生させるべきパターンデータが格納されている
。
【０００９】このような構成を備えたパターン発生器は
、図３に示されたアドレスの手順に従い、次のように動
作する。予めスタートアドレスレジスタ２１には、コン
トロールメモリ１１及び１２のスタート番地として例え
ば０番地が格納されている。このスタート番地が、スタ
ートアドレスレジスタ２１からアドレスマルチプレクサ
２５を介してアドレスレジスタ２２に格納される。アド
レスレジスタ２２にスタートアドレス「０」が格納され
ると、期間Ｔ０ の開始と同時に立上がるシステムクロ
ックにより、コントロールメモリ１１及び１２において
スタートアドレス「０」が指定される。コントロールメ
モリ１１及び１２のアドレス「０」には、それぞれデー
タＰ１ 及びＪ０ がそれぞれ格納されており、読み出
されてバッファレジスタ１４及び１５にそれぞれ格納さ
れる。
、図３に示されたアドレスの手順に従い、次のように動
作する。予めスタートアドレスレジスタ２１には、コン
トロールメモリ１１及び１２のスタート番地として例え
ば０番地が格納されている。このスタート番地が、スタ
ートアドレスレジスタ２１からアドレスマルチプレクサ
２５を介してアドレスレジスタ２２に格納される。アド
レスレジスタ２２にスタートアドレス「０」が格納され
ると、期間Ｔ０ の開始と同時に立上がるシステムクロ
ックにより、コントロールメモリ１１及び１２において
スタートアドレス「０」が指定される。コントロールメ
モリ１１及び１２のアドレス「０」には、それぞれデー
タＰ１ 及びＪ０ がそれぞれ格納されており、読み出
されてバッファレジスタ１４及び１５にそれぞれ格納さ
れる。
【００１０】同時に、パターン発生制御部１８はカレン
トデータレジスタ１９に予め設定されていたスタート番
地データＰ０ を受けて、データ処理を実行する。デー
タＰ０ が処理されると、パターン発生制御部１８から
アドレスマルチプレクサ２５に制御信号が送られ、次の
期間Ｔ１ の開始時点でアドレスマルチプレクサ２５は
＋１回路２３からの出力アドレス「１」を選択して出力
する。 これにより、期間Ｔ０ が終了すると同時に、次の実行
番地「１」が決定される。アドレスマルチプレクサ２５
から出力されたアドレスデータ「１」はアドレスレジス
タ２２に設定され、コントロールメモリ１１及び１２に
おけるアドレス「１」に格納されているデータが読み出
される。この読み出し動作と同時に、データ処理動作が
期間Ｔ１ において実行される。期間Ｔ０ において設
定されたバッファレジスタ１４のデータＰ１ が、デー
タマルチプレクサ１７を通じてカレントデータレジスタ
１９に転送され、パターン発生制御部１８に与えられて
このデータＰ１ の処理が実行される。
トデータレジスタ１９に予め設定されていたスタート番
地データＰ０ を受けて、データ処理を実行する。デー
タＰ０ が処理されると、パターン発生制御部１８から
アドレスマルチプレクサ２５に制御信号が送られ、次の
期間Ｔ１ の開始時点でアドレスマルチプレクサ２５は
＋１回路２３からの出力アドレス「１」を選択して出力
する。 これにより、期間Ｔ０ が終了すると同時に、次の実行
番地「１」が決定される。アドレスマルチプレクサ２５
から出力されたアドレスデータ「１」はアドレスレジス
タ２２に設定され、コントロールメモリ１１及び１２に
おけるアドレス「１」に格納されているデータが読み出
される。この読み出し動作と同時に、データ処理動作が
期間Ｔ１ において実行される。期間Ｔ０ において設
定されたバッファレジスタ１４のデータＰ１ が、デー
タマルチプレクサ１７を通じてカレントデータレジスタ
１９に転送され、パターン発生制御部１８に与えられて
このデータＰ１ の処理が実行される。
【００１１】そして、この期間Ｔ１ においてコントロ
ールメモリ１１及び１２のアドレス「１」を読み出すア
クセス処理が行われる。これにより、次の期間Ｔ２ の
開始時点では、コントロールメモリ１１及び１２のアド
レス「１」のデータＰ２ 及びＪ１ が、バッファレジ
スタ１４及び１５に設定された状態となっている。また
期間Ｔ１ においてパターン発生制御部１８がデータＰ
１ を処理した結果、分岐が発生したとすると、パター
ン発生制御部１８はデータマルチプレクサ１７を制御し
、バッファレジスタ１５に格納されている分岐先のデー
タＪ１ を取り込み、このデータＪ１ を処理データと
して実行する。この期間Ｔ２ において、同時にパター
ン発生制御部１８はカレントデータレジスタ１９からジ
ャンプアドレス「Ｊ」を与えられ、ジャンプアドレスレ
ジスタ２０に格納させる。またパターン発生制御部１８
は、アドレスマルチプレクサ２５を制御してジャンプア
ドレス「Ｊ」を導き出してアドレスレジスタ２２に格納
させ、コントロールメモリ１１及び１２からジャンプア
ドレス「Ｊ」に格納されているデータをアクセスする。
ールメモリ１１及び１２のアドレス「１」を読み出すア
クセス処理が行われる。これにより、次の期間Ｔ２ の
開始時点では、コントロールメモリ１１及び１２のアド
レス「１」のデータＰ２ 及びＪ１ が、バッファレジ
スタ１４及び１５に設定された状態となっている。また
期間Ｔ１ においてパターン発生制御部１８がデータＰ
１ を処理した結果、分岐が発生したとすると、パター
ン発生制御部１８はデータマルチプレクサ１７を制御し
、バッファレジスタ１５に格納されている分岐先のデー
タＪ１ を取り込み、このデータＪ１ を処理データと
して実行する。この期間Ｔ２ において、同時にパター
ン発生制御部１８はカレントデータレジスタ１９からジ
ャンプアドレス「Ｊ」を与えられ、ジャンプアドレスレ
ジスタ２０に格納させる。またパターン発生制御部１８
は、アドレスマルチプレクサ２５を制御してジャンプア
ドレス「Ｊ」を導き出してアドレスレジスタ２２に格納
させ、コントロールメモリ１１及び１２からジャンプア
ドレス「Ｊ」に格納されているデータをアクセスする。
【００１２】このような手順でプログラムデータが実行
されていくが、同一アドレスのデータ処理が繰り返され
る場合は、カレントデータレジスタ１９にアドレスデー
タを新たに設定する必要はないため、アドレス走査はホ
ールド状態になる。このデータ処理が終了すると次の実
行番地が決定され、同一番地のデータ処理が繰り返され
る場合を除いて、データマルチプレクサ１７を通してバ
ッファレジスタ１４及び１５のデータがカレントレジス
タ１９に設定されることになる。
されていくが、同一アドレスのデータ処理が繰り返され
る場合は、カレントデータレジスタ１９にアドレスデー
タを新たに設定する必要はないため、アドレス走査はホ
ールド状態になる。このデータ処理が終了すると次の実
行番地が決定され、同一番地のデータ処理が繰り返され
る場合を除いて、データマルチプレクサ１７を通してバ
ッファレジスタ１４及び１５のデータがカレントレジス
タ１９に設定されることになる。
【００１３】またサブルーチンプログラムを実行する場
合は、図４に示されたようなアドレスの手順に従ってパ
ターン発生器が動作する。期間Ｔ０ においてｎ番地の
データの処理が行われ、次に期間Ｔ１ でｎ＋１番地の
データ処理が行われる。この時にサブルーチン分岐が発
生したとする。リターンすべき番地であるｎ＋２番地が
アドレススタックメモリ２４に格納され、この番地のプ
ログラムデータＰｎ＋２ がデータスタックメモリ１６
に格納され、Ｓ番地に分岐する。期間Ｔ２ においてプ
ログラムデータＰｎ＋２ の処理が行われ、期間Ｔ３
において、引き続きアドレスＳ＋２のサブルーチンのプ
ログラムデータＰｎ＋２ の処理が行われる。このアド
レスＳ＋２がサブルーチンの最終アドレス番地であると
すると、次の実行プログラムデータは、バッファレジス
タ１５に格納されているサブルーチンの先頭番地Ｓのプ
ログラムデータか、あるいはコントロールメモリ１０の
先頭データかのいずれかがリターン条件に応じて選択さ
れる。ここでは、コントロールメモリ１０における先頭
データは、リターン番地ｎ＋２のプログラムデータを意
味している。アドレスマルチプレクサ２５は、パターン
発生制御部１８からの制御信号によって、アドレススタ
ックメモリ２４の先頭データを選択して出力し、アドレ
スレジスタ２２に設定させる。ここで、コントロールメ
モリ１０〜１２は、複数のサブルーチンを同時に処理で
きるようにスタック構造になっている。
合は、図４に示されたようなアドレスの手順に従ってパ
ターン発生器が動作する。期間Ｔ０ においてｎ番地の
データの処理が行われ、次に期間Ｔ１ でｎ＋１番地の
データ処理が行われる。この時にサブルーチン分岐が発
生したとする。リターンすべき番地であるｎ＋２番地が
アドレススタックメモリ２４に格納され、この番地のプ
ログラムデータＰｎ＋２ がデータスタックメモリ１６
に格納され、Ｓ番地に分岐する。期間Ｔ２ においてプ
ログラムデータＰｎ＋２ の処理が行われ、期間Ｔ３
において、引き続きアドレスＳ＋２のサブルーチンのプ
ログラムデータＰｎ＋２ の処理が行われる。このアド
レスＳ＋２がサブルーチンの最終アドレス番地であると
すると、次の実行プログラムデータは、バッファレジス
タ１５に格納されているサブルーチンの先頭番地Ｓのプ
ログラムデータか、あるいはコントロールメモリ１０の
先頭データかのいずれかがリターン条件に応じて選択さ
れる。ここでは、コントロールメモリ１０における先頭
データは、リターン番地ｎ＋２のプログラムデータを意
味している。アドレスマルチプレクサ２５は、パターン
発生制御部１８からの制御信号によって、アドレススタ
ックメモリ２４の先頭データを選択して出力し、アドレ
スレジスタ２２に設定させる。ここで、コントロールメ
モリ１０〜１２は、複数のサブルーチンを同時に処理で
きるようにスタック構造になっている。
【００１４】このように図２に示されたパターン発生器
は、システムクロックの１周期内に、コントロールメモ
リ１１及び１２から所定のアドレスに格納されているデ
ータをアクセスする動作と、前の周期で読み出されたデ
ータを処理する動作とが、同時に並列して行われる。こ
れにより、１つの周期に要する時間はプログラムデータ
処理とデータ読み出し処理とをシリアルに実行する場合
よりも短縮され、二つの処理のうちのいずれか長い方で
決定されることになる。
は、システムクロックの１周期内に、コントロールメモ
リ１１及び１２から所定のアドレスに格納されているデ
ータをアクセスする動作と、前の周期で読み出されたデ
ータを処理する動作とが、同時に並列して行われる。こ
れにより、１つの周期に要する時間はプログラムデータ
処理とデータ読み出し処理とをシリアルに実行する場合
よりも短縮され、二つの処理のうちのいずれか長い方で
決定されることになる。
【００１５】
【発明が解決しようとする課題】しかし、このパターン
発生器には次のような問題があった。データメモリ部Ｂ
におけるデータメモリ１３は、試験を行う上で複雑なパ
ターンを組み合わせたデータを発生できるように、例え
ば６４ｋＷ（ワード）から１ＭＷという大容量が必要で
ある。一方、制御部Ａにおけるコントロールメモリ１１
及び１２は、データメモリ１３のアドレスの指定ができ
ればよく、１ｋＷから５ＫＷ程度の少ない容量で本来足
りるものである。ところが、連続した番地のデータをデ
ータメモリ１３から発生させようとすると、連続したア
ドレス情報をコントロールメモリ１１及び１２に格納さ
せておく必要があり、コントロールメモリの容量を大き
くしなければならず不経済であった。即ち従来は、コン
トロールメモリ１１及び１２のワード数とデータメモリ
１３のワード数とが同一に対応した関係にあるため、ワ
ード数の多いデータを発生させるためには同じワード数
のアドレス情報をコントロールメモリ１１及び１２に書
き込んでおかなければならなかった。またこのことは、
パターンを発生させる動作の高速化の妨げとなっていた
。このように従来のパターン発生器は、システムを構成
する際に効率が悪く、コスト上昇を招いていた。
発生器には次のような問題があった。データメモリ部Ｂ
におけるデータメモリ１３は、試験を行う上で複雑なパ
ターンを組み合わせたデータを発生できるように、例え
ば６４ｋＷ（ワード）から１ＭＷという大容量が必要で
ある。一方、制御部Ａにおけるコントロールメモリ１１
及び１２は、データメモリ１３のアドレスの指定ができ
ればよく、１ｋＷから５ＫＷ程度の少ない容量で本来足
りるものである。ところが、連続した番地のデータをデ
ータメモリ１３から発生させようとすると、連続したア
ドレス情報をコントロールメモリ１１及び１２に格納さ
せておく必要があり、コントロールメモリの容量を大き
くしなければならず不経済であった。即ち従来は、コン
トロールメモリ１１及び１２のワード数とデータメモリ
１３のワード数とが同一に対応した関係にあるため、ワ
ード数の多いデータを発生させるためには同じワード数
のアドレス情報をコントロールメモリ１１及び１２に書
き込んでおかなければならなかった。またこのことは、
パターンを発生させる動作の高速化の妨げとなっていた
。このように従来のパターン発生器は、システムを構成
する際に効率が悪く、コスト上昇を招いていた。
【００１６】本発明は上記事情に鑑みてなされたもので
あり、システム効率を向上させコスト低減を達成し得る
パターン発生器を提供することを目的とする。
あり、システム効率を向上させコスト低減を達成し得る
パターン発生器を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明のパターン発生器
は、アドレスを走査する順序を決定するための情報を格
納する複数のコントロールメモリと、複数のコントロー
ルメモリから出力された情報を選択して出力するデータ
マルチプレクサと、データマルチプレクサから出力され
た情報に基づいてデータ処理を行い、このデータ処理の
結果によって決定された実行番地を出力するパターン発
生制御部と、パターン発生制御部により決定された実行
番地に相当するアドレスを選択するアドレスマルチプレ
クサとを有し、アドレスマルチプレクサより選択された
アドレスを出力する制御部と、コントロールメモリに対
応して設けられ、アドレスの発生を制御するための情報
を格納する複数のアドレス制御メモリと、複数のアドレ
ス制御メモリから出力された情報を選択して出力するデ
ータマルチプレクサと、データマルチプレクサから出力
された情報に基づいてアドレスの発生の制御を行うアド
レス制御部とを有し、アドレス制御部が制御を行った結
果発生されたアドレスを出力するアドレス発生部と、被
測定物に供給すべきテストパターンデータを格納してお
り、アドレス発生部から出力されたアドレスに基づいて
アクセスされ、このアドレスに格納されているテストパ
ターンデータを出力するデータメモリ部とを備えたこと
を特徴としている。
は、アドレスを走査する順序を決定するための情報を格
納する複数のコントロールメモリと、複数のコントロー
ルメモリから出力された情報を選択して出力するデータ
マルチプレクサと、データマルチプレクサから出力され
た情報に基づいてデータ処理を行い、このデータ処理の
結果によって決定された実行番地を出力するパターン発
生制御部と、パターン発生制御部により決定された実行
番地に相当するアドレスを選択するアドレスマルチプレ
クサとを有し、アドレスマルチプレクサより選択された
アドレスを出力する制御部と、コントロールメモリに対
応して設けられ、アドレスの発生を制御するための情報
を格納する複数のアドレス制御メモリと、複数のアドレ
ス制御メモリから出力された情報を選択して出力するデ
ータマルチプレクサと、データマルチプレクサから出力
された情報に基づいてアドレスの発生の制御を行うアド
レス制御部とを有し、アドレス制御部が制御を行った結
果発生されたアドレスを出力するアドレス発生部と、被
測定物に供給すべきテストパターンデータを格納してお
り、アドレス発生部から出力されたアドレスに基づいて
アクセスされ、このアドレスに格納されているテストパ
ターンデータを出力するデータメモリ部とを備えたこと
を特徴としている。
【００１８】ここでアドレス発生部の有するアドレス制
御部は、データマルチプレクサから出力された情報に基
づき、連続したアドレスを発生し、又は分岐アドレスと
リターンアドレスを発生し、又はループをスタートさせ
るときのスタートアドレスとリターンアドレスを発生さ
せるものであってもよい。
御部は、データマルチプレクサから出力された情報に基
づき、連続したアドレスを発生し、又は分岐アドレスと
リターンアドレスを発生し、又はループをスタートさせ
るときのスタートアドレスとリターンアドレスを発生さ
せるものであってもよい。
【００１９】
【作用】制御部により発生したアドレスが直接パターン
発生器に与えられ、テストパターンデータが読み出され
る場合は、複雑なテストパターンデータが格納されるパ
ターン発生器と同じワード数のデータを格納できるよう
に、制御部のコントロールメモリが大容量であることが
要求される。しかし、制御部で発生されたアドレスが一
旦アドレス発生部に与えられ、アドレス制御メモリに格
納されているアドレスの発生を制御するための情報が読
み出され、この情報に基づいてアドレス制御部により発
生されたアドレスがパターン発生器に与えられることに
より、効率よくアドレスを発生させることができ、コン
トロールメモリの容量を大幅に減少させることができる
。
発生器に与えられ、テストパターンデータが読み出され
る場合は、複雑なテストパターンデータが格納されるパ
ターン発生器と同じワード数のデータを格納できるよう
に、制御部のコントロールメモリが大容量であることが
要求される。しかし、制御部で発生されたアドレスが一
旦アドレス発生部に与えられ、アドレス制御メモリに格
納されているアドレスの発生を制御するための情報が読
み出され、この情報に基づいてアドレス制御部により発
生されたアドレスがパターン発生器に与えられることに
より、効率よくアドレスを発生させることができ、コン
トロールメモリの容量を大幅に減少させることができる
。
【００２０】アドレス制御部が、連続したアドレスの発
生、分岐アドレスとリターンアドレスの発生、又はルー
プのスタートアドレスとリターンアドレスを発生させる
場合、これらのアドレスの発生がアドレス制御メモリに
格納されている情報に基づいて制御され、全てのアドレ
スをコントロールメモリに格納して直接パターン発生器
に与えるよりも効率が向上する。
生、分岐アドレスとリターンアドレスの発生、又はルー
プのスタートアドレスとリターンアドレスを発生させる
場合、これらのアドレスの発生がアドレス制御メモリに
格納されている情報に基づいて制御され、全てのアドレ
スをコントロールメモリに格納して直接パターン発生器
に与えるよりも効率が向上する。
【００２１】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に本実施例によるパターン発生器の
構造を示す。図２に示された従来のパターン発生器が制
御部Ａとデータメモリ部Ｂとで構成されていたのに対し
、本実施例はさらにアドレス発生部Ｃを備えている点に
特徴がある。即ち、制御部Ａで発生したアドレス情報を
直接データメモリ部Ｂに与えるのでなく、アドレス発生
部Ｃによりアドレスの発生を制御した後、データメモリ
部Ｂに与えている。
して説明する。図１に本実施例によるパターン発生器の
構造を示す。図２に示された従来のパターン発生器が制
御部Ａとデータメモリ部Ｂとで構成されていたのに対し
、本実施例はさらにアドレス発生部Ｃを備えている点に
特徴がある。即ち、制御部Ａで発生したアドレス情報を
直接データメモリ部Ｂに与えるのでなく、アドレス発生
部Ｃによりアドレスの発生を制御した後、データメモリ
部Ｂに与えている。
【００２２】制御部Ａとデータメモリ部Ｂの構成内容は
、図２におけるものと同一であるため、説明を省略する
。アドレス発生部Ｃは、アドレス制御メモリ部３１、デ
ータマルチプレクサ３５、アドレス制御部３６を有して
いる。アドレス制御メモリ部３１の入力端は制御部Ａの
アドレスマルチプレクサ２５の出力端に接続され、出力
端はデータマルチプレクサ３５の入力端に接続されてい
る。またデータマルチプレクサ３５は、制御部Ａのパタ
ーン発生制御部１８の出力端にも接続されている。デー
タマルチプレクサ３５の出力端はアドレス制御部３６の
うちのアドレス発生制御部４１に接続されている。
、図２におけるものと同一であるため、説明を省略する
。アドレス発生部Ｃは、アドレス制御メモリ部３１、デ
ータマルチプレクサ３５、アドレス制御部３６を有して
いる。アドレス制御メモリ部３１の入力端は制御部Ａの
アドレスマルチプレクサ２５の出力端に接続され、出力
端はデータマルチプレクサ３５の入力端に接続されてい
る。またデータマルチプレクサ３５は、制御部Ａのパタ
ーン発生制御部１８の出力端にも接続されている。デー
タマルチプレクサ３５の出力端はアドレス制御部３６の
うちのアドレス発生制御部４１に接続されている。
【００２３】アドレス制御部３６はアドレス発生制御部
４１の他に、アドレスマルチプレクサ３９、＋１回路４
０、リターンアドレススタックメモリ３７、ループアド
レススタックメモリ３８を有している。アドレス発生制
御部４１の出力端は、アドレスマルチプレクサ３９の入
力端に接続されている。アドレスマルチプレクサ３９の
入力端には、アドレス発生制御部４１の出力端の他に、
＋１回路４０の出力端、リターンアドレススタックメモ
リ３７の出力端、ループアドレススタックメモリ３８の
出力端が接続されている。また、リターンアドレススタ
ックメモリ３７の入力端には、＋１回路４０の出力端が
接続され、ループアドレススタックメモリ３８の入力端
にはアドレスマルチプレクサ３９の出力端が接続されて
いる。そしてアドレスマルチプレクサ３９の出力端には
、＋１回路４０とループアドレススタックメモリ３８の
入力端がそれぞれ接続され、さらにデータメモリ部Ｂの
データメモリ１３の入力端に接続されている。
４１の他に、アドレスマルチプレクサ３９、＋１回路４
０、リターンアドレススタックメモリ３７、ループアド
レススタックメモリ３８を有している。アドレス発生制
御部４１の出力端は、アドレスマルチプレクサ３９の入
力端に接続されている。アドレスマルチプレクサ３９の
入力端には、アドレス発生制御部４１の出力端の他に、
＋１回路４０の出力端、リターンアドレススタックメモ
リ３７の出力端、ループアドレススタックメモリ３８の
出力端が接続されている。また、リターンアドレススタ
ックメモリ３７の入力端には、＋１回路４０の出力端が
接続され、ループアドレススタックメモリ３８の入力端
にはアドレスマルチプレクサ３９の出力端が接続されて
いる。そしてアドレスマルチプレクサ３９の出力端には
、＋１回路４０とループアドレススタックメモリ３８の
入力端がそれぞれ接続され、さらにデータメモリ部Ｂの
データメモリ１３の入力端に接続されている。
【００２４】ここで、アドレス制御部３６には、データ
メモリ１３に与えるアドレスＮを発生させる際に必要な
制御データが格納されている。この制御データに基づい
て、アドレス制御部３６がアドレスを発生する。この動
作には、次の表１に示されたように、例えば１つ歩進さ
れたアドレスを実行する場合（Ｎ＝Ｎ＋１）、分岐する
場合（Ｎ＝Ｊ）、ループをスタートさせる場合（Ｎ＝Ｎ
＋１，ＮをループアドレススタックメモリＬに格納）、
サブルーチン分岐（Ｎ＝Ｊ，Ｎ＋１をリターンアドレス
スタックメモリＲに代入）、ループリターン（Ｎ＝Ｌ）
、サブルーチンリターン（Ｎ＝Ｒ）等がある。そして制
御データは、例えば２０ビットのうち制御コードに４ビ
ットが割り当てられ、分岐（Ｊ）等の分岐先のアドレス
指定に１６ビットが割り当てられている。
メモリ１３に与えるアドレスＮを発生させる際に必要な
制御データが格納されている。この制御データに基づい
て、アドレス制御部３６がアドレスを発生する。この動
作には、次の表１に示されたように、例えば１つ歩進さ
れたアドレスを実行する場合（Ｎ＝Ｎ＋１）、分岐する
場合（Ｎ＝Ｊ）、ループをスタートさせる場合（Ｎ＝Ｎ
＋１，ＮをループアドレススタックメモリＬに格納）、
サブルーチン分岐（Ｎ＝Ｊ，Ｎ＋１をリターンアドレス
スタックメモリＲに代入）、ループリターン（Ｎ＝Ｌ）
、サブルーチンリターン（Ｎ＝Ｒ）等がある。そして制
御データは、例えば２０ビットのうち制御コードに４ビ
ットが割り当てられ、分岐（Ｊ）等の分岐先のアドレス
指定に１６ビットが割り当てられている。
【００２５】
【表２】
また、アドレス発生部Ｃにおけるアドレス制御メモリ部
３１は、制御部Ａが３つのメモリ（データスタックメモ
リ１０、コントロールメモリ１１及び１２）を有するこ
とに対応して、同じく３つのメモリ（データスタックメ
モリ３２，アドレス制御メモリ３３及び３４）を有して
いる。アドレス制御メモリ３３及び３４は、１つのワー
ドで複数のアドレスＮを発生させるための制御データで
あって、コントロールメモリ１１及び１２と同様な関連
性を持つデータが格納される。次の表２に示されるよう
に、コントロールメモリ１１及び１２には従来の場合と
同様なデータが格納される。
３１は、制御部Ａが３つのメモリ（データスタックメモ
リ１０、コントロールメモリ１１及び１２）を有するこ
とに対応して、同じく３つのメモリ（データスタックメ
モリ３２，アドレス制御メモリ３３及び３４）を有して
いる。アドレス制御メモリ３３及び３４は、１つのワー
ドで複数のアドレスＮを発生させるための制御データで
あって、コントロールメモリ１１及び１２と同様な関連
性を持つデータが格納される。次の表２に示されるよう
に、コントロールメモリ１１及び１２には従来の場合と
同様なデータが格納される。
【００２６】
【表３】
そしてアドレス制御メモリ３３には、制御部Ａで指定さ
れる１番地ずつずれたアドレス＋１のデータ（Ａ１ 〜
Ａｎ＋１ ）が格納され、アドレス制御メモリ３４には
コントロールメモリ１２に対応した分岐先のデータ（Ｄ
０ 〜Ｄｎ ）が格納されている。またデータスタック
メモリ３２には、制御部Ａのデータスタックメモリ１０
と同様に、コントロールメモリ１２のリターンアドレス
に対応した制御データが格納されている。
れる１番地ずつずれたアドレス＋１のデータ（Ａ１ 〜
Ａｎ＋１ ）が格納され、アドレス制御メモリ３４には
コントロールメモリ１２に対応した分岐先のデータ（Ｄ
０ 〜Ｄｎ ）が格納されている。またデータスタック
メモリ３２には、制御部Ａのデータスタックメモリ１０
と同様に、コントロールメモリ１２のリターンアドレス
に対応した制御データが格納されている。
【００２７】アドレス制御部３６におけるリターンアド
レススタックメモリ３７には、サブルーチンプログラム
を実行した後にリターンすべきアドレスＲが格納され、
ループアドレススタックメモリ３８には、ループを終了
した後にリターンすべきアドレスが格納される。＋１回
路４０は、現在のアドレスに１を加算して連続したアド
レスを発生させるものである。アドレスマルチプレクサ
３９は、データマルチプレクサ３５を介してアドレス制
御メモリ３２ないし３４から与えられた命令に基づいて
、＋１回路４０、リターンアドレススタックメモリ３７
、ループアドレススタックメモリ３８からの出力を選択
してアドレスＮを出力する。
レススタックメモリ３７には、サブルーチンプログラム
を実行した後にリターンすべきアドレスＲが格納され、
ループアドレススタックメモリ３８には、ループを終了
した後にリターンすべきアドレスが格納される。＋１回
路４０は、現在のアドレスに１を加算して連続したアド
レスを発生させるものである。アドレスマルチプレクサ
３９は、データマルチプレクサ３５を介してアドレス制
御メモリ３２ないし３４から与えられた命令に基づいて
、＋１回路４０、リターンアドレススタックメモリ３７
、ループアドレススタックメモリ３８からの出力を選択
してアドレスＮを出力する。
【００２８】アドレス制御部３６において、例えばアド
レスＮに＋１加算器４０によって順次１が加算されたア
ドレス（Ｎ＝Ｎ＋１）が発生され、アドレスマルチプレ
クサ３９を介してデータメモリ１３に与えられる。これ
により、データメモリ１３のアドレス（０，１，２，…
）にそれぞれ格納されているパターンデータが出力され
ていく。そして、データメモリ１３に与えられたアドレ
スがｎに到達した時点で、サブルーチン分岐が生じたと
する。リターンアドレススタックメモリ３７に、リター
ン先の番地であるＮ＋１がリターンアドレスとして格納
される。またループアドレススタックメモリ３８には、
サブルーチンプログラムの先頭アドレスであるＮが、ル
ープスタートアドレスＬとして格納される。
レスＮに＋１加算器４０によって順次１が加算されたア
ドレス（Ｎ＝Ｎ＋１）が発生され、アドレスマルチプレ
クサ３９を介してデータメモリ１３に与えられる。これ
により、データメモリ１３のアドレス（０，１，２，…
）にそれぞれ格納されているパターンデータが出力され
ていく。そして、データメモリ１３に与えられたアドレ
スがｎに到達した時点で、サブルーチン分岐が生じたと
する。リターンアドレススタックメモリ３７に、リター
ン先の番地であるＮ＋１がリターンアドレスとして格納
される。またループアドレススタックメモリ３８には、
サブルーチンプログラムの先頭アドレスであるＮが、ル
ープスタートアドレスＬとして格納される。
【００２９】データメモリ１３において、アドレスがｎ
からｓへジャンプしてサブルーチン分岐が行われる。そ
して、アドレスｓからｓ＋ｐまでのサブルーチンプログ
ラムが、例えばＭ１ 回に渡って実行される。この間は
、ループスタックメモリ３８に格納されているループス
タートアドレスＬがアドレスマルチプレクサ３９より選
択されて出力され、データメモリ１３に与えられる。サ
ブルーチンプログラムの実行がＭ１ 回繰り返されると
、リターンアドレススタックメモリ３７に格納されてい
るリターンアドレスＲがアドレスマルチプレクサ３９よ
り選択され、データメモリ１３に与えられる。これによ
り、リターンアドレスＲとして格納されているアドレス
Ｎ＋１に戻る。
からｓへジャンプしてサブルーチン分岐が行われる。そ
して、アドレスｓからｓ＋ｐまでのサブルーチンプログ
ラムが、例えばＭ１ 回に渡って実行される。この間は
、ループスタックメモリ３８に格納されているループス
タートアドレスＬがアドレスマルチプレクサ３９より選
択されて出力され、データメモリ１３に与えられる。サ
ブルーチンプログラムの実行がＭ１ 回繰り返されると
、リターンアドレススタックメモリ３７に格納されてい
るリターンアドレスＲがアドレスマルチプレクサ３９よ
り選択され、データメモリ１３に与えられる。これによ
り、リターンアドレスＲとして格納されているアドレス
Ｎ＋１に戻る。
【００３０】アドレス制御部３６において、再び＋１回
路４０により１が加算されたアドレス（Ｎ＝Ｎ＋１）が
順次発生されてデータメモリ１３に与えられ、パターン
データが順次出力されていく。データメモリ１３に与え
られたアドレスがｍに到達した時点で、ループが発生し
たとする。このときのアドレスＮが、ループスタートア
ドレスＬとしてループアドレススタックメモリ３８に格
納される。データメモリ１３において、アドレスｍより
ループがスタートし、アドレスｍ＋ｌまでのプログラム
がＭ２ 回に渡って繰り返される。この間は、ループア
ドレススタックメモリ３８に格納されているループスタ
ートアドレスＬがアドレスマルチプレクサにより選択さ
れ、データメモリ１３に与えられる。ループが終了する
と、アドレス制御部３６が出力するアドレスはＮ＋１に
戻り、データメモリ１３におけるアドレスはｍ＋ｌ＋１
に進む。
路４０により１が加算されたアドレス（Ｎ＝Ｎ＋１）が
順次発生されてデータメモリ１３に与えられ、パターン
データが順次出力されていく。データメモリ１３に与え
られたアドレスがｍに到達した時点で、ループが発生し
たとする。このときのアドレスＮが、ループスタートア
ドレスＬとしてループアドレススタックメモリ３８に格
納される。データメモリ１３において、アドレスｍより
ループがスタートし、アドレスｍ＋ｌまでのプログラム
がＭ２ 回に渡って繰り返される。この間は、ループア
ドレススタックメモリ３８に格納されているループスタ
ートアドレスＬがアドレスマルチプレクサにより選択さ
れ、データメモリ１３に与えられる。ループが終了する
と、アドレス制御部３６が出力するアドレスはＮ＋１に
戻り、データメモリ１３におけるアドレスはｍ＋ｌ＋１
に進む。
【００３１】本実施例では、制御部Ａとデータメモリ部
Ｂの他にアドレス発生部Ｃをさらに備えている。これに
より、連続したアドレスに格納されているパターンデー
タをデータメモリ１３から発生させる場合、連続したア
ドレスの全てをコントロールメモリ１１及び１２に格納
しておく必要はない。一つのアドレスデータが格納され
ていれば、アドレス制御部３６より連続したアドレスデ
ータが発生してデータメモリ１３に与えられ、パターン
データが発生される。従来は上述したように、制御部Ａ
から出力されたアドレスデータが直接データメモリ部Ｂ
に与えられてアクセスされていたため、コントロールメ
モリ１１及び１２のワード数とデータメモリ１３のワー
ド数は一致していなければならないという制約があり、
連続したアドレスに格納されているパターンデータを発
生させるときは、連続したアドレスの全てをコントロー
ルメモリ１１及び１２に格納しておかなければならなか
った。これに対し、本実施例ではコントロールメモリ１
１及び１２に格納されているアドレスのワード数に制約
されることなく、自由にアドレスのワード数を増加させ
てデータメモリ１３よりパターンデータを出力させるこ
とができる。このため、コントロールメモリ１１及び１
２の容量の増大を防止し、システムを効率よく構成して
コスト低減を図ることが可能となる。
Ｂの他にアドレス発生部Ｃをさらに備えている。これに
より、連続したアドレスに格納されているパターンデー
タをデータメモリ１３から発生させる場合、連続したア
ドレスの全てをコントロールメモリ１１及び１２に格納
しておく必要はない。一つのアドレスデータが格納され
ていれば、アドレス制御部３６より連続したアドレスデ
ータが発生してデータメモリ１３に与えられ、パターン
データが発生される。従来は上述したように、制御部Ａ
から出力されたアドレスデータが直接データメモリ部Ｂ
に与えられてアクセスされていたため、コントロールメ
モリ１１及び１２のワード数とデータメモリ１３のワー
ド数は一致していなければならないという制約があり、
連続したアドレスに格納されているパターンデータを発
生させるときは、連続したアドレスの全てをコントロー
ルメモリ１１及び１２に格納しておかなければならなか
った。これに対し、本実施例ではコントロールメモリ１
１及び１２に格納されているアドレスのワード数に制約
されることなく、自由にアドレスのワード数を増加させ
てデータメモリ１３よりパターンデータを出力させるこ
とができる。このため、コントロールメモリ１１及び１
２の容量の増大を防止し、システムを効率よく構成して
コスト低減を図ることが可能となる。
【００３２】上述した実施例は一例であり、本発明を限
定するものではない。例えば、図１に示された構成と異
なるものであってもよい。
定するものではない。例えば、図１に示された構成と異
なるものであってもよい。
【００３３】
【発明の効果】本発明のパターン発生器は、制御部で発
生されたアドレスが一旦アドレス発生部に与えられ、ア
ドレス制御メモリに格納されているアドレスの発生を制
御するための情報が読み出され、この情報に基づいてア
ドレス制御部により発生されたアドレスがデータメモリ
部に与えられるため、制御部で発生されたアドレスを直
接データメモリ部に与えてアクセスする場合と異なり、
データメモリ部と同じワード数の容量をコントロールメ
モリが有する必要がなく、システム効率が向上しコスト
低減が達成される。さらに、複数のアドレス制御メモリ
により、制御部Ａと同様に高速な動作を確保することが
できる。
生されたアドレスが一旦アドレス発生部に与えられ、ア
ドレス制御メモリに格納されているアドレスの発生を制
御するための情報が読み出され、この情報に基づいてア
ドレス制御部により発生されたアドレスがデータメモリ
部に与えられるため、制御部で発生されたアドレスを直
接データメモリ部に与えてアクセスする場合と異なり、
データメモリ部と同じワード数の容量をコントロールメ
モリが有する必要がなく、システム効率が向上しコスト
低減が達成される。さらに、複数のアドレス制御メモリ
により、制御部Ａと同様に高速な動作を確保することが
できる。
【図１】本発明の一実施例によるパターン発生器の構成
を示した回路図。
を示した回路図。
【図２】従来のパターン発生器の構成を示した回路図。
【図３】図２に示されたパターン発生器が動作するとき
のアドレスの手順を示した説明図。
のアドレスの手順を示した説明図。
【図４】図２に示されたパターン発生器が動作するとき
のアドレスの手順を示した説明図。
のアドレスの手順を示した説明図。
７ ＣＰＵ
１０ データスタックメモリ
１１ コントロールメモリ
１２ コントロールメモリ
１３ データメモリ
１４ バッファレジスタ
１５ バッファレジスタ
１８ パターン発生制御部
１９ カレントデータレジスタ
２０ ジャンプアドレスレジスタ
２１ スタートアドレスレジスタ
２２ アドレスレジスタ
２３ ＋１回路
２４ アドレススタックメモリ
２５ アドレスマルチプレクサ
３１ アドレス制御メモリ部
３２ データスタックメモリ
３３ アドレス制御メモリ
３４ アドレス制御メモリ
３５ データマルチプレクサ
３６ アドレス制御部
３７ リターンアドレススタックメモリ３８ ルー
プアドレススタックメモリ３９ アドレスマルチプレ
クサ ４０ ＋１回路
プアドレススタックメモリ３９ アドレスマルチプレ
クサ ４０ ＋１回路
Claims (2)
- 【請求項１】アドレスを走査する順序を決定するための
情報を格納する複数のコントロールメモリと、前記複数
のコントロールメモリから出力された情報を選択して出
力するデータマルチプレクサと、前記データマルチプレ
クサから出力された情報に基づいてデータ処理を行い、
このデータ処理の結果によって決定された実行番地を出
力するパターン発生制御部と、前記パターン発生制御部
により決定された実行番地に相当するアドレスを選択す
るアドレスマルチプレクサとを有し、前記アドレスマル
チプレクサより選択された前記アドレスを出力する制御
部と、前記コントロールメモリに対応して設けられ、ア
ドレスの発生を制御するための情報を格納する複数のア
ドレス制御メモリと、前記複数のアドレス制御メモリか
ら出力された情報を選択して出力するデータマルチプレ
クサと、前記データマルチプレクサから出力された情報
に基づいてアドレスの発生の制御を行うアドレス制御部
とを有し、前記アドレス制御部が制御を行った結果発生
された前記アドレスを出力するアドレス発生部と、被測
定物に供給すべきテストパターンデータを格納しており
、前記アドレス発生部から出力された前記アドレスに基
づいてアクセスされ、このアドレスに格納されているテ
ストパターンデータを出力するデータメモリ部とを備え
たことを特徴とするパターン発生器。 - 【請求項２】前記アドレス発生部の有する前記アドレス
制御部は、前記データマルチプレクサから出力された情
報に基づき、連続したアドレスを発生し、又は分岐アド
レスとリターンアドレスを発生し、又はループをスター
トさせるときのスタートアドレスとリターンアドレスを
発生させることを特徴とする請求項１記載のパターン発
生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004577A JP2602997B2 (ja) | 1991-01-18 | 1991-01-18 | パターン発生器 |
| US07/822,131 US5337045A (en) | 1991-01-18 | 1992-01-17 | Pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004577A JP2602997B2 (ja) | 1991-01-18 | 1991-01-18 | パターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236375A true JPH04236375A (ja) | 1992-08-25 |
| JP2602997B2 JP2602997B2 (ja) | 1997-04-23 |
Family
ID=11587891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004577A Expired - Fee Related JP2602997B2 (ja) | 1991-01-18 | 1991-01-18 | パターン発生器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5337045A (ja) |
| JP (1) | JP2602997B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842004B2 (ja) * | 1992-02-03 | 1998-12-24 | 日本電気株式会社 | 回路のテスト方式 |
| JP3323312B2 (ja) * | 1993-12-28 | 2002-09-09 | 株式会社アドバンテスト | 高速化した試験パターン発生器 |
| US6286120B1 (en) | 1994-09-01 | 2001-09-04 | Teradyne, Inc. | Memory architecture for automatic test equipment using vector module table |
| JPH08129056A (ja) * | 1994-10-31 | 1996-05-21 | Ando Electric Co Ltd | 半導体試験装置のパターン発生器 |
| US5689731A (en) * | 1995-06-07 | 1997-11-18 | International Business Machines Corporation | Programmable serializer using multiplexer and programmable address counter for providing flexiblity in scanning sequences and width of data |
| JP3150611B2 (ja) * | 1996-03-29 | 2001-03-26 | 株式会社東芝 | パターン発生装置 |
| US5909704A (en) * | 1997-01-09 | 1999-06-01 | Raytheon Company | High speed address generator |
| JPH10319095A (ja) * | 1997-05-22 | 1998-12-04 | Mitsubishi Electric Corp | 半導体テスト装置 |
| US6154865A (en) * | 1998-11-13 | 2000-11-28 | Credence Systems Corporation | Instruction processing pattern generator controlling an integrated circuit tester |
| US20100122066A1 (en) * | 2008-11-12 | 2010-05-13 | Freescale Semiconductor, Inc. | Instruction method for facilitating efficient coding and instruction fetch of loop construct |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| JPS5775026A (en) * | 1980-10-29 | 1982-05-11 | Toshiba Corp | High-speed pattern generator |
| JPS58774A (ja) * | 1981-06-25 | 1983-01-05 | Toshiba Corp | 高速パタ−ン発生器 |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
| JPS6011542U (ja) * | 1983-06-30 | 1985-01-26 | 日本電気株式会社 | 無線機の個別選択呼出番号設定装置 |
| JPH0641966B2 (ja) * | 1984-02-15 | 1994-06-01 | 株式会社アドバンテスト | パタ−ン発生装置 |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
-
1991
- 1991-01-18 JP JP3004577A patent/JP2602997B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-17 US US07/822,131 patent/US5337045A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2602997B2 (ja) | 1997-04-23 |
| US5337045A (en) | 1994-08-09 |
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