JPH10332796A - Ｉｃテスタ - Google Patents

Abstract

(57)【要約】 【課題】 同一パタン内において、動作の異なるパタン
が同一メモリアレイ内でリアルタイムに切り換わり走行
するＩＣテスタ。 【解決手段】 メモリ７を、ストレートエリア７Ａとラ
ンダムエリア７Ｂに分割すると共に、ストレートエリア
７Ａには、ストレートパタンデータＳＰ１、ＳＰ２を、
ランダムエリア７Ｂには、ランダムパタンデータＲＰ
１、ＲＰ２をそれぞれ格納し、ストレートパタンデータ
ＳＰ１、ＳＰ２は、ストレートモードａ、ｂにより、ラ
ンダムパタンデータＲＰ１、ＲＰ２は、４インタモード
ｃ、ｄにより、それぞれ読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＩＣテスタ、特に
同一パタン内で読み出し動作が異なるパタンデータを、
同一メモリアレイ内でリアルタイムに切り換えて読み出
すことができるランダム・ストレート混在動作パターン
を格納したＩＣテスタに関する。

【０００２】

【従来の技術】従来技術によるＩＣテスタは、例えば図
４に示す構成を備えている。図４において、１１はアド
レス発生器、１２はＣＰＵ、１４はインタリーブ制御回
路、１５はインタリーブアドレス回路、１６はインタリ
ーブデータ回路、１７はメモリである。

【０００３】また、メモリ１７は、図５に示すように、
例えば４つのモジュールｍ１、ｍ２、ｍ３、ｍ４により
構成され、各ジュールｍ１、ｍ２、ｍ３、ｍ４には、図
示するようにアドレス０〜１５番地が付されていると共
に、パタンデータＡ〜Ｐが格納されている。

【０００４】即ち、図５に示すパタンｐｄのソースアド
レスを０〜１５番地とすると、ソースアドレス０〜３番
地には、ストレートパタンデータｓｐ１が、ソースアド
レス４〜７番地には、ランダムパタンデータｒｐ１が、
ソースアドレス８〜１１番地には、ランダムパタンデー
タｒｐ２が、ソースアドレス１２〜１５番地には、スト
レートパタンデータｓｐ２がそれぞれ格納されている。

【０００５】この場合、従来は、図５に示すように、ソ
ースアドレス０番地のパタンデータＡを、メモリ１７を
構成するモジュールｍ１〜ｍ４のアドレス０番地に格納
し、ソースアドレス１番地のパタンデータＢを、メモリ
１７を構成するモジュールｍ１〜ｍ４のアドレス１番地
に格納するというように、順次メモリ１７の各モジュー
ルｍ１〜ｍ４のアドレス０〜１５番地に、前記パタンデ
ータＡ〜Ｐを格納する。

【０００６】更に、パタンデータＡ〜Ｐの内容は、図６
に示すとおりであり、「％」は実際のデータを、「ＮＯ
ＯＰ」や「ＬＯＯＰ ２ ＳＴ」等は読み出す場合の動
作を、それぞれ表している。

【０００７】この構成において、従来は、アドレス発生
器１で発生したアドレス１１ａが（図４）、インタリー
ブアドレス回路１５へ入力すると共に、ＣＰＵ１２で決
定したインタリーブモード１２ａがインタリーブ制御回
路１４へ入力する。これにより、メモリ１７のアドレス
が制御され、メモリ１７からのデータがインタリーブデ
ータ回路１６で制御され、パタンデータＡ〜Ｐが読み出
される。

【０００８】即ち、ＣＰＵ２では、４つのインタリーブ
モード（４インタモード、２インタモード、ストレート
モード、ノーインタモード）の中のいずれか１つのモー
ド、例えば、４インタモードが決定され、この４インタ
モードに基づいて、インタリーブアドレス回路１５から
アドレス１５ａが出力し、メモリ１７に入力する。

【０００９】従って、同一パタンｐｄのうち、Ａ〜Ｄの
ストレートパタンデータｓｐ１は、メモリ１７に格納さ
れているエリアから、矢印ｅで示すように、１回だけ
（図６）読み出される。

【００１０】同様にして、同一パタンｐｄのうち、Ｅ〜
Ｈのランダムパタンデータｒｐ１は、メモリ１７に格納
されているエリアから、矢印ｆで示すように、３回繰り
返して（図６）読み出され、Ｉ〜Ｌのランダムパタンデ
ータｒｐ１は、メモリ１７に格納されているエリアか
ら、矢印ｇで示すように、３回繰り返して（図６）読み
出され、Ｍ〜Ｐのストレートパタンデータｓｐ１は、メ
モリ１７に格納されているエリアから、矢印ｇで示すよ
うに、１回だけ（図６）読み出される。

【００１１】

【発明が解決しようとする課題】上述したように、従来
のＩＣテスタでは（図４〜図６）、メモリ１７に格納さ
れたパタンデータＡ〜Ｐを読み出す場合、ＣＰＵ１２で
決定された１モード、例えば、４インタモードによりメ
モリ１７を制御していた。

【００１２】従って、同一パタンｐｄ内で（図５）、読
み出し動作が異なるパタンデータであるストレートパタ
ンデータｓｐ１、ｓｐ２とランダムパタンデータｒｐ
１、ｒｐ２を、それぞれストレートパタンデータとラン
ダムパタンデータとして同時に読み出して走行すること
は困難であった。

【００１３】その結果、メモリ１７のエリアの有効利用
が妨げられていた。

【００１４】例えば、メモリ１７は、図５に示すよう
に、全部で８００のエリアを備えており、このうち６４
ものエリアがパタンデータＡ〜Ｐにより専有されてい
る。

【００１５】このようなメモリ１７に格納されているパ
タンデータＡ〜Ｐを構成するストレートパタンデータｓ
ｐ１は、図６から明らかなように、パタンデータＡ〜Ｄ
が順次読み出される内容になっている。

【００１６】しかし、従来は、固定されたモード、例え
ば４インタモードでメモリ１７が制御されているので、
図５に示すように、ストレートパタンデータｓｐ１であ
っても、矢印ｅで示すように、斜めに読み出される。

【００１７】このため、メモリ１７を構成するモジュー
ルｍ２、ｍ３、ｍ４のアドレス０に格納されているパタ
ンデータＡ等は、使用されず、その分メモリ１７の有効
利用が妨げられていた。

【００１８】この発明の目的は、同一パタン内で読み出
し動作が異なるパタンデータを、同一メモリ内でリアル
タイムに切り換えて読み出すように構成することによ
り、メモリエリアの有効利用を図るＩＣテスタを提供す
る。

【００１９】

【課題を解決するための手段】前記課題を解決するた
め、この発明は、図１〜図３に示すように、メモリ７
が、第１のエリア７Ａと第２のエリア７Ｂに分割され、
第１のエリア７Ａと第２のエリア７Ｂには、それぞれ読
み出し動作ａ〜ｄが異なる第１のパタンデータＳＰ１、
ＳＰ２と第２のパタンデータＲＰ１、ＲＰ２が格納さ
れ、同一パタンＰＤ内において読み出し動作ａ〜ｄが異
なる第１のパタンデータＳＰ１、ＳＰ２と第２のパタン
データＲＰ１、ＲＰ２を、同一メモリ７内でリアルタイ
ムに切り換えて同時に読み出すように構成した。

【００２０】従って、例えば、メモリ７のアドレス１０
０番地（図２）を基準として、第１のエリア７Ａをスト
レートエリアとして、第２のエリア７Ｂをランダムエリ
アとしてそれぞれ分割し、ストレートエリア７Ａには、
ストレートパタンデータＳＰ１とＳＰ２を、ランダムエ
リア７Ｂには、ランダムパタンデータＲＰ１とＲＰ２
を、それぞれ格納する。

【００２１】このようにして、ＣＰＵ２とインタリーブ
制御回路４の間に、一致回路３を挿入し（図１）、アド
レス発生回路１からのアドレス１ａと、ＣＰＵ２からの
インタリーブモード２ａを比較して、所定のモード３ａ
を決定することにより、メモリ７を制御すれば、同一パ
タンＰＤ内（図２）で読み出し動作が異なるパタンデー
タを、同一メモリ内でリアルタイムに切り換えて読み出
すように構成できるので、この発明は、メモリエリアの
有効利用を図るように作用する。

【００２２】

【発明の実施の形態】以下、この発明を実施の形態によ
り添付図面を参照して説明する。図１は、この発明によ
るＩＣテスタの構成図であり、１はアドレス発生回路、
２はＣＰＵ、３は一致回路、４はインタリーブ制御回
路、５はインタリーブアドレス回路、６はインタリーブ
データ回路、７はメモリである。

【００２３】アドレス発生回路１は、パタンデータＡ〜
Ｐが格納されているメモリ７のアドレス０番地、１番地
・・・・を発生する回路であり、発生されたアドレス１
ａは、一致回路３とインタリーブアドレス回路５に入力
する。

【００２４】ＣＰＵ２は、４つのインタリーブモードの
うちの４インタモードと、２インタモードと、ストレー
トモードと、ノーインタモードを順次決定し、決定した
インタリーブモード２ａを出力し、次段の一致回路３に
入力する。

【００２５】その他、ＣＰＵ２は、図４に示す装置全体
の制御を掌どる。

【００２６】このインタリーブモードは、よく知られて
いるように、メモリ７の制御方式の一例であり、メモリ
７を例えばモジュールＭ１、Ｍ２、Ｍ３、Ｍ４により構
成し（図２）、各モジュールＭ１、Ｍ２、Ｍ３、Ｍ４を
並列に動作させることにより、パタンデータＡ〜Ｐを高
速に読み出し可能としたものである。

【００２７】一致回路３は、アドレス発生回路１からの
アドレス１ａと、前記ＣＰＵ２からのインタリーブモー
ド２ａとを入力し、所定のアドレスを基準にして、メモ
リ７を制御すべきインタリーブモードを決定し、その決
定したインタリーブモード３ａを、次段のインタリーブ
制御回路４に出力する。

【００２８】例えば、メモリ７が、図２に示すように、
アドレス０〜９９番地までがストレートエリア７Ａに、
またアドレス１００〜１９６番地までがランダムエリア
７Ｂに分割されている場合には、前記一致回路３は、ア
ドレス発生回路１から入力されたアドレスが、１００番
地より小さいときは、ＣＰＵ２から入力されたインタリ
ーブモード２ａのうちのストレートモードを、インタリ
ーブ制御回路４に出力する。

【００２９】また、一致回路３は、アドレス発生回路１
から入力されたアドレスが、１００番地以上のときは、
ＣＰＵ２から入力されたインタリーブモード２ａのうち
の４インタモードを、インタリーブ制御回路４に出力す
る。

【００３０】インタリーブ制御回路４は、一致回路３に
より決定されたインタリーブモード３ａに従って、メモ
リ７を制御する回路であって、インタリーブアドレス回
路５とインタリーブデータ回路６により構成されてい
る。

【００３１】一方、メモリ７は、図２に示すように、例
えば４つのモジュールＭ１、Ｍ２、Ｍ３、Ｍ４により構
成され、各モジュールＭ１、Ｍ２、Ｍ３、Ｍ４には、図
示するようにアドレスが付されていると共に、同一パタ
ンＰＤを構成するパタンデータＡ〜Ｐが格納されてい
る。

【００３２】この同一パタンＰＤは、外部記憶装置（図
示省略）に格納され、同一パタンＰＤを構成する各パタ
ンデータＡ〜Ｐの外部記憶装置（図示省略）におけるソ
ースアドレスを０〜１５番地とする。

【００３３】ソースアドレス０〜３番地に格納されてい
るパタンデータＡ〜Ｄは、ストレートパタンデータＳＰ
１、ソースアドレス４〜７番地に格納されているパタン
データＥ〜Ｈは、ランダムパタンデータＲＰ１、ソース
アドレス８〜１１番地に格納されているパタンデータＩ
〜Ｌは、ランダムパタンデータＲＰ２、ソースアドレス
１２〜１５番地に格納されているパタンデータＭ〜Ｐ
は、ストレートパタンデータＳＰ２である。

【００３４】パタンデータＡ〜Ｐの内容は、図３に示す
とおりであり、「％」は実際のデータを、「ＮＯＯＰ」
や「ＬＯＯＰ ２ ＳＴ」等は読み出す場合の動作を、
それぞれ表している。

【００３５】このうち、ストレートパタンデータＳＰ１
とＳＰ２は、後述するように、メモリ７から１回だけ順
次読み出される（図３）。

【００３６】また、ランダムパタンデータＲＰ１とＲＰ
２は、後述するように、メモリ７から３回繰り返して読
み出される（図３）。

【００３７】そして、このようなパタンデータＡ〜Ｐの
ソースアドレス０〜１５番地を、図２に示すように、メ
モリアドレスに変換する。

【００３８】即ち、ストレートパタンデータＳＰ１につ
いては、そのソースアドレス０〜３番地をメモリアドレ
ス０〜３番地に、ランダムパタンデータＲＰ１について
は、そのソースアドレス４〜７番地をメモリアドレス１
００〜１０３番地に、ランダムパタンデータＲＰ２につ
いては、そのソースアドレス８〜１１番地をメモリアド
レス１０４〜１０７番地に、ストレートパタンデータＳ
Ｐ２については、そのソースアドレス１２〜１５番地を
メモリアドレス４〜７番地に、それぞれ変換する。

【００３９】一方、図２の下図に示すように、メモリ７
は、アドレス０〜９９番地が、ストレートエリア７Ａと
して、また、アドレス１００〜１９９番地が、ランダム
エリア７Ｂとして分割されている。

【００４０】従って、このように分割されたエリアのう
ち、ストレートエリア７Ａの０〜７番地には、前記メモ
リアドレスに変換されたストレートパタンデータＳＰ１
とＳＰ２が、ランダムエリア７Ｂの１００〜１０７番地
には、同様に、前記メモリアドレスに変換されたランダ
ムパタンデータＲＰ１とＲＰ２がそれぞれ格納される。

【００４１】即ち、この発明によれば、メモリ７は、ア
ドレス１００番地を堺にして、ストレートエリア７Ａと
ランダムエリア７Ｂに分割されている。

【００４２】そして、ストレートエリア７Ａには、スト
レートモード（図２の矢印ａ、ｂ）により読み出される
ストレートパタンデータＳＰ１とＳＰ２が、ランダムエ
リア７Ｂには、４インタモード（図２の矢印ｃ、ｄ）に
より読み出されるランダムパタンデータＲＰ１とＲＰ２
がそれぞれ格納されている。

【００４３】これにより、同一パタン内で読み出し動作
が異なるパタンデータを、同一メモリ内でリアルタイム
に切り換えて読み出すように構成することにより、メモ
リエリアの有効利用を図ることができる。

【００４４】以下、前記構成を備えたこの発明の動作を
説明する。

【００４５】先ず、ＣＰＵ２では、４つのインタリーブ
モードのうちの４インタモードと、２インタモードと、
ストレートモードと、ノーインタモードが順次決定さ
れ、決定されたモード２ａが、次段の一致回路３に入力
する。

【００４６】一致回路３では、アドレス発生回路１から
のアドレス１ａと、前記インタリーブモード２ａが比較
され、アドレス１ａが１００番地より小さいときは、Ｃ
ＰＵ２から入力されたインタリーブモード２ａのうちの
ストレートモードが、アドレスが１００番地以上のとき
は、ＣＰＵ２から入力されたインタリーブモード２ａの
うちの４インタモードが、インタリーブ制御回路４に出
力される。

【００４７】インタリーブ制御回路４は、これらいずれ
かのモードにより、インタリーブアドレス回路５を制御
し、インタリーブアドレス回路５からは、該当するアド
レス５ａがメモリ７に入力する。

【００４８】例えば、ストレートモードの場合には、メ
モリ７には、アドレス０〜３番地、又はアドレス４〜７
番地、及び読み出し信号（図示省略）が入力され、メモ
リ７からは、ストレートパタンデータＳＰ１が矢印ａで
示すように、又はストレートパタンデータＳＰ２が矢印
ｂで示すように、それぞれ１回だけ読み出される（図
３）。

【００４９】また、４インタモードの場合には、メモリ
７には、アドレス１００〜１０３番地、又はアドレス１
０４〜１０７番地、及び読み出し信号（図示省略）が入
力され、メモリ７からは、ランダムパタンデータＲＰ１
が矢印ｃで示すように、又はランダムパタンデータＲＰ
２が矢印ｄで示すように、それぞれ３回繰り返して読み
出される（図３）。

【００５０】このようにして、同一メモリ７内で、同一
パタンＰＤの異なる動作のストレートパタンデータとラ
ンダムパタンデータとを、リアルタイムに切り換えて読
み出すように構成されている。

【００５１】従って、図２から明らかなように、メモリ
７が有する全部で２００のエリアのうち、ストレートエ
リア７Ａが８、ランダムエリア７Ｂが３２であって、パ
タンデータＡ〜Ｐに専有される合計のエリアは、４０に
過ぎず、従来の６４に比較して、メモリエリアは、２４
も有効活用できるようになった。

【００５２】尚、この発明の実施形態では、前記したよ
うに、インタリーブモードのうちのストレートモードと
４インタモードにより同時走行する場合について説明し
たが、この発明はそれには限定されず、２インタモード
やノーインタモード、更には、４つのインタリーブモー
ドの全てによる同時走行も可能である。

【００５３】

【発明の効果】前記したように、この発明によれば、Ｉ
Ｃテスタを、メモリが、第１のエリアと第２のエリアに
分割され、第１のエリアと第２のエリアには、それぞれ
読み出し動作が異なる第１のパタンデータと第２のパタ
ンデータが格納され、同一パタン内において読み出し動
作が異なる第１のパタンデータと第２のパタンデータ
を、同一メモリ内でリアルタイムに切り換えて同時に読
み出すように構成したことにより、メモリエリアの有効
利用を図るという効果がある。

【００５４】

【図面の簡単な説明】

【図１】この発明によるＩＣテスタの構成図である。

【図２】この発明によるメモリの構成図である。

【図３】この発明の動作を説明する図である。

【図４】従来技術によるＩＣテスタの構成図である。

【図５】従来技術によるメモリの構成図である。

【図６】従来技術の動作を説明する図である。

【符号の説明】

１ アドレス発生回路 ２ ＣＰＵ ３ 一致回路 ４ インタリーブ制御回路 ５ インタリーブアドレス回路 ６ インタリーブデータ回路 ７ メモリ ＰＤ パタン Ａ〜Ｐ パタンデータ ＳＰ１、ＳＰ２ ストレートパタンデータ ＲＰ１、ＲＰ２ ランダムパタンデータ ａ〜ｄ パタンデータの読み出し動作 １ａ アドレス発生回路１から発生されるアドレス ２ａ ＣＰＵ２で決定されるインタリーブモード ３ａ 一致回路３により決定されるインタリーブモード ５ａ インタリーブアドレス回路５から出力されるアド
レス ７ａ メモリ７から読み出されるパタンデータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリ（７）に格納されたパタンデータ
   （Ａ〜Ｐ）を読み出して被測定デバイスに印加すること
   により、被測定デバイスの良否を判定するＩＣテスタに
   おいて、 前記メモリ（７）が、第１のエリア（７Ａ）と第２のエ
   リア（７Ｂ）に分割され、 第１のエリア（７Ａ）と第２のエリア（７Ｂ）には、そ
   れぞれ読み出し動作（ａ〜ｄ）が異なる第１のパタンデ
   ータ（ＳＰ１、ＳＰ２）と第２のパタンデータ（ＲＰ
   １、ＲＰ２）が格納され、 同一パタン（ＰＤ）内において読み出し動作（ａ〜ｄ）
   が異なる第１のパタンデータ（ＳＰ１、ＳＰ２）と第２
   のパタンデータ（ＲＰ１、ＲＰ２）を、同一メモリ
   （７）内でリアルタイムに切り換えて同時に読み出すこ
   とを特徴とするＩＣテスタ。
2. 【請求項２】 前記第１のエリア（７Ａ）がストレート
   エリア、第２のエリア（７Ｂ）がランダムエリア、第１
   のパタンデータ（ＳＰ１、ＳＰ２）がストレートパタン
   データ、第２のパタンデータ（ＲＰ１、ＲＰ２）がラン
   ダムパタンデータである請求項１記載のＩＣテスタ。
3. 【請求項３】 前記メモリ（７）内のアドレス１００番
   地を基準として、ストレートエリア（７Ａ）と、ランダ
   ムエリア（７Ｂ）に分割されている請求項２記載のＩＣ
   テスタ。
4. 【請求項４】 ＣＰＵ（２）とインタリーブ制御回路
   （４）の間に、一致回路（３）が挿入されている請求項
   １記載のＩＣテスタ。