JPH09288154A - パターン発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 シーケンス制御回路のアドレス・ビット数以
上のパターン数を発生できるパターン発生回路を提供す
ること。 【解決手段】 ＡＬＵ回路３を使用する場合には、シー
ケンス制御回路１からの制御信号１Ｃにより選択回路７
の出力信号１Ａを選択して、コントロール・メモリ２２
に格納されている演算命令を読み出して、ＡＬＵ回路３
にメモリ用テスト・パターンを演算させ、選択回路６で
リアル・タイムに選択し、ロジック回路用テスト・パタ
ーンの選択時には、ダウン・カウンタ回路４のダウン・
カウンタ・レジスタ４Ａを選択回路７で選択し、コント
ロール・メモリ２２に格納されているロジック回路用テ
スト・パターンを読み出し、選択回路６でこのロジック
回路用テスト・パターンを選択して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリＩＣおよ
びメモリブロックを含んだＬＳＩ等を試験するためのメ
モリテスタに用いられるパターン発生回路に関するもの
である。

【０００２】

【従来の技術】近年のメモリＩＣは、シンクロナスＤＲ
ＡＭにみられるように、内部動作を設定するコマンドを
アドレス／データ端子から入力し、設定する方式が採用
されてきている。また、ＬＳＩは、高速／高機能化に対
応するために、通常のロジック回路だけでなく、キャッ
シュメモリを搭載している。

【０００３】このキャッシュ・メモリは容量的にも増加
傾向にあり、テスティング方法も複雑になってきてい
る。これを測定するメモリテスタにおいては、これらの
機能に対応可能なパターン発生回路が必要となってきて
いる。

【０００４】メモリＩＣ等を測定するメモリテスタに用
いられるパターン発生回路は、一般にアルゴリズミック
・パターン・ジェネレータ回路（以下、ＡＬＰＧ回路と
いう。）と呼ばれ、ある種の、演算アルゴリズムにした
がった測定用テストパターン発生プログラムを用いて、
テストパターン（スキャン、マーチ、ギャロップ等）
を、容易に発生させることができる。

【０００５】図３は、従来のテストパターンを発生させ
るＡＬＰＧ回路のブロック図である。このＡＬＰＧ回路
は、プログラム命令をストアしておくコントロールメモ
リ２１・２２と、プログラムの実行アドレスをコントロ
ールメモリ２１・２２とダウン・カウント回路４とに出
力するシーケンス制御回路１を有する。

【０００６】ダウンカウンタ回路４は、一般的なシーケ
ンス命令のループ制御命令に用いられるものであり、さ
らに、プログラムにしたがって、被試験装置のテストパ
ターンを演算（加減算、ビットシフト等）し、テストパ
ターン信号３Ａを出力するＡＬＵ回路３を備えて構成さ
れる。

【０００７】コントロールメモリ２１は、シーケンス制
御命令用メモリとし、コントロールメモリ２２は、ＡＬ
Ｕ演算命令用メモリとして、これらの２つのコントロー
ルメモリが分離して設けられている。

【０００８】コントロールメモリ２１は、シーケンス制
御回路１の出力信号１Ａによって指定されたアドレスに
ストアされている命令信号２１Ａを出力して、シーケン
ス制御回路１にこのシーケンス制御回路１の制御命令と
して送出する。

【０００９】同様に、コントロールメモリ２２は、シー
ケンス制御回路１の出力信号１Ａによって指定されたア
ドレスにストアされている命令信号２２Ａを出力してＡ
ＬＵ回路３にＡＬＵ回路３の制御命令として送出する。

【００１０】シーケンス制御回路１はコントロールメモ
リ２１からの命令信号（シーケンス・プログラム命令）
２１Ａにしたがって、制御信号１Ｂをダウンカウンタ回
路４に送出し、ダウンカウンタ回路４はこの制御信号１
Ｂにしたがってカウント動作をする。

【００１１】ダウンカウンタ回路４が設定されたカウン
ト動作を終了すると、終了信号４Ａを、ダウンカウンタ
回路４からシーケンス制御回路１に出力する。

【００１２】次に、図３で示したＡＬＰＧ回路を使用し
たパターン発生回路を図４により説明する。この図４の
パターン発生回路は、ロジック回路とメモリ回路を共有
するＩＣを測定するためのパターン発生回路であり、図
３で示したシーケンス制御回路１に加えて、ロジック回
路部の動作チェック用パターンを格納しておくランダム
パターンメモリ５と、このランダムパターンメモリ５の
アドレスを制御するダウンカウンタ回路４と、ＡＬＵ回
路３と、ランダムパターンメモリ５の出力を選択する選
択回路６と、コントロールメモリ２１・２２を備えてい
る。

【００１３】ダウンカウンタ回路４の出力、すなわち終
了信号４Ａはランダムパターンメモリ５のアドレスに入
力し、それによって、ランダムパターンメモリ５からテ
ストパターン５Ａを選択回路６に出力する。

【００１４】ランダムパターンメモリ５を駆動するため
のダウンカウンタ回路４は、動作制御信号としてコント
ロールメモリ２１から、命令信号（スタート信号）２１
Ｂが出力され、カウントアップを始める。

【００１５】これと同時に、ランダムパターンメモリ５
の出力信号５Ａと、ＡＬＵ回路３の出力信号であるテス
トパターン信号３Ａとを切り換えるため、選択回路６に
対し、シーケンス制御回路１から制御信号１Ｃを出力
し、ランダムパターンメモリ５の出力信号５Ａを選択す
る。

【００１６】ダウンカウンタ回路４は、決められたパタ
ーン数を出力した後で、カウントの終了信号４Ａを、シ
ーケンス制御回路１に返す。

【００１７】

【発明が解決しようとする課題】従来のＡＬＰＧ回路で
は、ランダムパターンメモリ５と、コントロールメモリ
２１・２２とが、同じ出力信号１Ａ（すなわち、アドレ
ス信号）で駆動される。

【００１８】したがって、ランダムパターンメモリ５を
単独でメモリ増加をさせたくとも、アドレス容量が足り
なくなり、コントロールメモリ以上には、増設できな
い。

【００１９】

【課題を解決するための手段】この課題を解決するため
に、この発明のパターン発生回路は、メモリＩＣテスタ
のパターン発生器におけるプログラム命令をストアして
あるコントロールメモリ２１の実行アドレス信号を出力
するシーケンス制御回路１と、被測定メモリＩＣのテス
トパターンをプログラム命令にしたがって演算して発生
するＡＬＵ回路３と、ＡＬＵ回路３の演算命令とロジッ
ク回路用テストパターンとを格納するコントロールメモ
リ２２と、ループ命令に用いられ、コントロールメモリ
２１からの制御信号により駆動されてコントロールメモ
リ２２に対するダウンカウンタ・レジスタ出力を出力す
るダウンカウンタ回路４と、ＡＬＵ回路３の使用時には
シーケンス制御回路１の実行アドレス信号を選択してＡ
ＬＵ回路３にメモリ用テストパターンの演算命令を出力
させ、かつロジック回路用テストパターンを出力する場
合にはコントロールメモリ２２のロジック回路用テスト
パターンの読み出しのためのダウンカウンタ・レジスタ
出力を選択する選択回路７と、ＡＬＵ回路３の出力信号
とコントロールメモリ２２の出力信号とを選択して被測
定メモリＩＣのテストパターン信号を出力する選択回路
６とを備える。

【００２０】

【発明の実施の形態】この発明によれば、選択回路７に
より、ＡＬＵ回路３の使用時には、シーケンス制御回路
１から出力される実行アドレス信号を選択してコントロ
ールメモリ２２の演算命令を読み出し、ＡＬＵ回路３に
対してメモリ用テストパターンを演算させ、選択回路６
からこのメモリ用テストパターンを出力し、ロジック回
路用テストパターンを出力する場合には、選択回路７で
ダウンカウンタ回路４から出力されるダウンカウンタ・
レジスタ出力を選択して、コントロールメモリ２２から
ロジック回路用テストパターンを出力させ、選択回路６
からこのロジック回路用テストパターンを出力する。

【００２１】以下、この発明のパターン発生回路の第１
実施の形態について図面を参照して説明する。図１はこ
の第１実施の形態の構成を示すブロック図である。図１
で、図３・図４で示した従来例と同一部分には、同一符
号を付して説明する。

【００２２】図１におけるシーケンス制御回路１は図示
を省略した被試験装置としての被測定メモリＩＣのテス
トプログラムの実行アドレス信号としての出力信号１Ａ
をコントロールメモリ２１と選択回路７に送出するよう
にしている。

【００２３】コントロールメモリ２１はシーケンス命令
を格納しており、コントロールメモリ２１はシーケンス
制御回路１からの出力信号１Ａによりアドレス指定され
ると、シーケンス・プログラム命令を命令信号２１Ａと
して、シーケンス制御回路１に送出するようになってい
る。

【００２４】命令信号２１Ａがコントロールメモリ２１
からシーケンス制御回路１に送出されると、シーケンス
制御回路１は制御信号１Ｂをダウンカウンタ回路４に送
出するようになっている。

【００２５】ダウンカウンタ回路４はループ命令用であ
り、シーケンス制御回路１から制御信号１Ｂが入力され
るとカウント動作を行い、ダウンカウンタ出力４Ｂを選
択回路７に送出するとともに、所定の設定されたカウン
タ動作を終了すると、終了信号４Ａをシーケンス制御回
路１に送出するようになっている。

【００２６】また、シーケンス制御回路１は、制御信号
１Ｃを選択回路７に送出するようにしており、この制御
信号１Ｃにより選択回路７に対してダウンカウンタ回路
４からのダウンカウンタ・レジスタ出力４Ｂと、シーケ
ンス制御回路１からの出力信号（テスト・プログラムの
実行アドレス）１Ａとの選択をリアル・タイムで行うよ
うになっている。

【００２７】ＡＬＵ回路３を使用するときには、シーケ
ンス制御回路１から出力される実行アドレス信号として
の出力信号１Ａを選択し、ロジック回路用テストパター
ンを出力するときには、ダウンカウンタ回路４から出力
されるダウンカウンタ・レジスタ出力４Ｂを選択する。

【００２８】この選択された出力信号６Ａは、コントロ
ールメモリ２２に送出される。コントロールメモリ２２
には、ＡＬＵ回路３の演算命令をストアするとともに、
ロジック回路テスト用パターンも格納されている。

【００２９】ＡＬＵ回路３を使用する場合には、制御信
号１Ｃにより選択回路７でシーケンス制御回路１から出
力される出力信号１Ａを選択して、出力信号６Ａを実行
アドレス信号としてコントロールメモリ２２のアドレス
指定を行い、ＡＬＵ回路３の演算命令を読み出し、命令
信号２２ＡをＡＬＵ回路３に出力するようになってい
る。

【００３０】また、ロジック回路テストパターンを使用
するときには、選択回路７はダウンカウンタ回路４から
出力されるダウンカウンタ・レジスタ出力４Ｂを制御信
号１Ｃにより選択して、出力信号６Ａを選択回路７から
コントロールメモリ２２に出力して、コントロールメモ
リ２２に格納されているロジック回路用パターンを読み
出して命令信号２２Ａを選択回路６に出力するようにし
ている。

【００３１】選択回路６には、シーケンス制御回路１か
らの制御信号１Ｄも入力されるようになっている。この
制御信号１Ｄにより選択回路６は、リアル・タイムでＡ
ＬＵ回路３の出力信号３Ａ（メモリ用・テストパター
ン）と、コントロールメモリ２２からの命令信号２２Ａ
とを選択して、メモリ用テストパターンあるいはロジッ
ク回路用テストパターンを出力信号６Ａとして出力する
ようになっている。

【００３２】次に、図１に示す第１実施の形態の動作に
ついて説明する。シーケンス制御回路１から出力される
出力信号１Ａが選択回路７とコントロールメモリ２１に
送出される。

【００３３】コントロールメモリ２１にこの出力信号１
Ａが入力されると、コントロールメモリ２１に格納され
ているシーケンス・プログラム命令が読み出され、命令
信号２１Ａが制御命令としてシーケンス制御回路１に送
出される。

【００３４】これにより、シーケンス制御回路１から制
御信号１Ｂがダウンカウンタ回路４に入力し、このダウ
ンカウンタ回路４に対してカウンタ動作制御を行い、ダ
ウンカウンタ回路４がカウンタ動作を開始し、ダウンカ
ウンタ回路４からダウンカウンタ・レジスタ出力４Ｂを
ＡＬＵ回路３用のコントロールメモリ２２のアドレス信
号として選択回路７に出力する。

【００３５】選択回路７には、シーケンス制御回路１か
ら入力される制御信号１Ｃが入力されており、ＡＬＵ回
路３を使用する場合には、この制御信号１Ｃによりシー
ケンス制御回路１から入力されるテスト・プログラムの
実行アドレス信号である出力信号１Ａを選択し、コント
ロールメモリ２２に出力する。

【００３６】これにより、コントロールメモリ２２に格
納されているＡＬＵ回路３の演算命令が読み出され、こ
の演算命令はＡＬＵ回路３に対してメモリ用テストパタ
ーンの演算を命令し、ＡＬＵ回路３からメモリ用テスト
パターンの演算結果を出力信号３Ａとして選択回路６に
出力する。

【００３７】選択回路６は、シーケンス制御回路１から
出力されている制御信号１Ｄによりリアル・タイムでこ
の出力信号３Ａを選択して、被試験装置としてのＩＣメ
モリのテストに供する。

【００３８】また、選択回路６からロジック回路用テス
トパターンを選択する場合には、シーケンス制御回路１
から出力される制御信号１Ｃにより選択回路７は、ダウ
ンカウンタ回路４から出力されるダウンカウンタ・レジ
スタ出力４Ｂを選択して、選択回路７から出力信号６Ａ
をコントロールメモリ２２に対するアドレス信号として
出力する。

【００３９】これにより、コントロールメモリ２２から
ロジック回路用テストパターンが読み出されて、選択回
路６に出力される。選択回路６は、シーケンス制御回路
１から出力される制御信号１Ｃによりこのロジック回路
用テストパターンをリアル・タイムで選択し、ロジック
回路とメモリ回路とを共有するＩＣのテストに供する。

【００４０】このように、この発明の第１実施の形態で
は、ダウンカウンタ回路４から出力されるダウンカウン
タ・レジスタ出力４Ｂをコントロールメモリ２２に格納
されているロジック回路用テストパターンの読み出しの
ためのアドレス信号として使用することができることに
加えて、ＡＬＵ回路３からのメモリ用テストパターンと
をリアル・タイムに選択することができるようにしてい
るので、シーケンス制御回路１から出力される実行アド
レス信号のビット数以上のパターン数を発生させること
ができる。

【００４１】次に、この発明の第２実施の形態について
説明する。図２は、この第２実施の形態の構成を示すブ
ロック図である。この図２で、図１と同一部分には、同
一符号を付して、構成の重複説明を避け、図１とは異な
る部分を重点的に説明する。

【００４２】図２を図１と比較しても明らかなように、
図２では、図１の構成に新たにランダムパターンメモリ
５が付加されている。このランダムパターンメモリ５の
付加にともない、それに関する接続関係も若干異なって
いる。

【００４３】すなわち、ランダムパターンメモリ５に
は、あらかじめロジック回路用テストパターンを格納し
ておき、このロジック回路用テストパターンのアドレス
指定を行うために、選択回路７はシーケンス制御回路１
から出力される制御信号１Ｃによりダウンカウンタ回路
４から出力されるダウンカウンタ・レジスタ出力４Ｂを
選択して、アドレス信号７Ａを選択回路７からランダム
パターンメモリ５に出力するようになっている。

【００４４】ランダムパターンメモリ５は、このアドレ
ス信号７Ａを入力して、あらかじめ格納されているロジ
ック回路用テストパターンを読み出して、出力信号６Ａ
を選択回路６に出力するようにしている。

【００４５】選択回路６は、シーケンス制御回路１から
の制御信号１Ｄに基づき、ランダムパターンメモリ５か
らのロジック回路用テストパターンとＡＬＵ回路３から
のメモリ用テストパターンとをリアル・タイムで選択す
るようにしている。その他の構成ならびに動作は前記第
１実施の形態と同様であり、ここでの再度の説明を省略
する。

【００４６】この第２実施の形態のように構成した場合
でも、各コントロールメモリ２１・２２の容量を越えた
ランダムパターンメモリ５を駆動することができ、従来
に対して、部品点数を増加することなく、より大容量の
ランダム・パターンの発生が可能となる。

【００４７】

【発明の効果】この発明によれば、ロジック回路用テス
トパターンを出力する場合には、第１の選択回路でダウ
ンカウンタ回路から出力されるダウンカウンタ・レジス
タ出力を選択して、第２のコントロールメモリのアドレ
ス信号として第２のコントロールメモリからロジック回
路用テストパターンを出力させ、第２の選択回路でこの
ロジック回路用テストパターンをリアル・タイムで選択
して出力するようにしたので、シーケンス制御回路のア
ドレス・ビット数以上のパターン数を発生させることが
でき、コントロールメモリの容量を超えたランダムパタ
ーンメモリを駆動することが可能となり、部品点数を増
加することなく、より大容量のランダム・パターンの発
生を可能とすることができる。

【図面の簡単な説明】

【図１】この発明によるパターン発生回路の第１実施の
形態の構成を示すブロック図である。

【図２】この発明のパターン発生回路の第２実施の形態
の構成を示すブロック図である。

【図３】従来のパターン発生回路の構成を示すブロック
図である。

【図４】従来の他のパターン発生回路の構成を示すブロ
ック図である。

【符号の説明】

１ シーケンス制御回路 ３ ＡＬＵ回路 ４ ダウンカウンタ回路 ５ ランダムパターンメモリ ６・７ 選択回路 ２１・２２ コントロールメモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリＩＣテスタのパターン発生器にお
   けるプログラム命令をストアしてある第１のコントロー
   ルメモリ(21)の実行アドレス信号を出力するシーケンス
   制御回路(1) と、 被測定メモリＩＣのテストパターンをプログラム命令に
   したがって演算して発生するＡＬＵ回路(3) と、 前記ＡＬＵ回路(3) の演算命令とロジック回路用テスト
   パターンとを格納する第２のコントロールメモリ(22)
   と、 ループ命令に用いられ、前記第１のコントロールメモリ
   (21)からの制御信号により駆動されて前記第２のコント
   ロールメモリ(22)に対するダウンカウンタ・レジスタ出
   力を出力するダウンカウンタ回路(4) と、 前記ＡＬＵ回路(3) の使用時には前記シーケンス制御回
   路(1) の実行アドレス信号を選択して前記ＡＬＵ回路
   (3) にメモリ用テストパターンの演算命令を出力させ、
   かつロジック回路用テストパターンを出力する場合には
   前記第２のコントロールメモリ(22)のロジック回路用テ
   ストパターンの読み出しのための前記ダウンカウンタ・
   レジスタ出力を選択する選択回路(7) と、 前記ＡＬＵ回路(3) の出力信号と前記第２のコントロー
   ルメモリ(22)の出力信号とを選択して前記被測定メモリ
   ＩＣのテストパターン信号を出力する第２の選択回路
   (6) とを備えることを特徴とするパターン発生回路。
2. 【請求項２】 請求項１記載のパターン発生回路におい
   て、 前記第１の選択回路(7) は、前記シーケンス制御回路
   (1) の実行アドレス信号とランダムパターンメモリ(5)
   に格納された前記ロジック回路用テストパターンを読み
   出すための前記ダウンカウンタ・レジスタ出力とを選択
   し、かつ前記第２の選択回路(6) は、前記ＡＬＵ回路
   (3) の出力信号と、前記ランダムパターンメモリ(5) 出
   力信号とを、テストパターン信号として選択することを
   特徴とするパターン発生回路。