JPS58774A - 高速パタ−ン発生器 - Google Patents
高速パタ−ン発生器Info
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- JPS58774A JPS58774A JP56098854A JP9885481A JPS58774A JP S58774 A JPS58774 A JP S58774A JP 56098854 A JP56098854 A JP 56098854A JP 9885481 A JP9885481 A JP 9885481A JP S58774 A JPS58774 A JP S58774A
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- Japan
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- address
- memory
- control
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- Prior art date
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- Granted
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＬＳＩ （大規模集積回路）を試験する丸めの
高速Δターノ発生器に関する。
高速Δターノ発生器に関する。
従来、Ｉ４ｒの試験装置に使用されるパターン発生ＩＩ
Ｋはランメムパメーン発生器とアルゴリズ書ツタパター
ン発生器の２種類がある。前者のランメムーメーン発生
器はマイクロコンビエーメを中心としたＬＳＩに、ｉ九
後者のアルゴリＪＰｌツタΔＩ−ン発生器はメモリ系（
ＲＡＭ。
Ｋはランメムパメーン発生器とアルゴリズ書ツタパター
ン発生器の２種類がある。前者のランメムーメーン発生
器はマイクロコンビエーメを中心としたＬＳＩに、ｉ九
後者のアルゴリＪＰｌツタΔＩ−ン発生器はメモリ系（
ＲＡＭ。
ＲＯＭ等）のＬＳＩの試験評価にそれぞれ使用されてい
る。ζ０２ンメムパタ一ン発生器のシステムｆｗツタ図
を第１図に、またアルゴリズオックＡｆｉ−ン発生器の
システムブロック図を第２図に示す、これら第１図およ
び第２図において、１はパＩ−ン発生器制御部、２は制
御プログラムが格納されるコントロールメモリ、ａｈパ
メーンテーメが格納されるデータメモリ、４はメそりの
１１地が格納されるアドレスレジスメ、５はアドレスパ
ターンを発生するアドレスジェネレータ、ＣはデーＪＡ
ター／を発生するデー！ジェネレ−！である。
る。ζ０２ンメムパタ一ン発生器のシステムｆｗツタ図
を第１図に、またアルゴリズオックＡｆｉ−ン発生器の
システムブロック図を第２図に示す、これら第１図およ
び第２図において、１はパＩ−ン発生器制御部、２は制
御プログラムが格納されるコントロールメモリ、ａｈパ
メーンテーメが格納されるデータメモリ、４はメそりの
１１地が格納されるアドレスレジスメ、５はアドレスパ
ターンを発生するアドレスジェネレータ、ＣはデーＪＡ
ター／を発生するデー！ジェネレ−！である。
これらのΔターン発生器における共通点は、ＫＩＫパタ
ーン発生以前にシステム制御部、例えば試験装置のＣＰ
Ｕ （中央処理装置）からパスｒを通じて転送されてき
九グログラムデータがコントロールメモリ２およびデー
タメモリ３に格納されること、第２にコントロールメモ
リ２およびデータメモリＩが共に一体化されておシ、共
通のアドレスパターン４からアクセスされること、さら
に第３には第３図の動作メイムチャートに示す様にシス
テムクロックの１周期的Ｔ・、！１．−にメモリ！、Ｊ
の所定アドレスのデーメアク竜スおよび次の実行アドレ
スの決定を行危い、この１周期間に通常１パターンデー
タが発生されることである。
ーン発生以前にシステム制御部、例えば試験装置のＣＰ
Ｕ （中央処理装置）からパスｒを通じて転送されてき
九グログラムデータがコントロールメモリ２およびデー
タメモリ３に格納されること、第２にコントロールメモ
リ２およびデータメモリＩが共に一体化されておシ、共
通のアドレスパターン４からアクセスされること、さら
に第３には第３図の動作メイムチャートに示す様にシス
テムクロックの１周期的Ｔ・、！１．−にメモリ！、Ｊ
の所定アドレスのデーメアク竜スおよび次の実行アドレ
スの決定を行危い、この１周期間に通常１パターンデー
タが発生されることである。
上記のΔ！−ン発生器においては、データ処理後に？！
ＫＯ実行アドレスがアクセスされるため、これら一連の
動作を同時処理できない。これは次の実行アドレスとし
て、■カレントアドレスの繰シ返し、■カレントアドレ
ス＋１、■分岐先アドレス０３種類の参照アドレスが考
えられ、データ処理以前にはいずれの種類のアドレスか
決定できない丸めである。したがって、ノ辛メーン発生
ＩＩＯ処環動作の高速化が不可能という不都金−ＪｂＸ
＃）為、ヒのように従来、ＬＳＩの高密度化および高速
化に伴い、Ｌｍ！Ｉ試験装置の高速化および機能の高度
化、特にＬＳＩ試験装置の心臓部であるΔターｙ発生器
の高速化と高機能化の要望が強いにもかかわらず、Ａｌ
−ン発生器にとりて高速化と高機能化は相反することで
あシ、両ＩＷＩ性を＃１九すことは非常に困離となりて
いる。
ＫＯ実行アドレスがアクセスされるため、これら一連の
動作を同時処理できない。これは次の実行アドレスとし
て、■カレントアドレスの繰シ返し、■カレントアドレ
ス＋１、■分岐先アドレス０３種類の参照アドレスが考
えられ、データ処理以前にはいずれの種類のアドレスか
決定できない丸めである。したがって、ノ辛メーン発生
ＩＩＯ処環動作の高速化が不可能という不都金−ＪｂＸ
＃）為、ヒのように従来、ＬＳＩの高密度化および高速
化に伴い、Ｌｍ！Ｉ試験装置の高速化および機能の高度
化、特にＬＳＩ試験装置の心臓部であるΔターｙ発生器
の高速化と高機能化の要望が強いにもかかわらず、Ａｌ
−ン発生器にとりて高速化と高機能化は相反することで
あシ、両ＩＷＩ性を＃１九すことは非常に困離となりて
いる。
本実ＷＩＩは上記の事情にｇｌみてなされ丸もので、プ
ーセッナ＊０ソフト処ＩＩＯ活用と、新たな複数（Ｈｙ
）ｗ−ルメモＶＯ追加によりメモリアクセス時間と読み
出され九デー！の慇理動作とを同時に実行処理できるよ
うにすることによって、見かけ上のメモリアクセス時間
を零に近すけ、高機能化を保持しつつ高速化を実現でき
る高速パターン発生器を提供することを目的とする。
ーセッナ＊０ソフト処ＩＩＯ活用と、新たな複数（Ｈｙ
）ｗ−ルメモＶＯ追加によりメモリアクセス時間と読み
出され九デー！の慇理動作とを同時に実行処理できるよ
うにすることによって、見かけ上のメモリアクセス時間
を零に近すけ、高機能化を保持しつつ高速化を実現でき
る高速パターン発生器を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明する。纂
４図に示す高速パターン発生器は大きく分けて２つの部
分からなってお〕、その１つはコントロールメモリを中
心とし九−押部ムであｐ、４他の１つは試験パターンの
発生を行なうデータメモ９部Ｂである０図において、１
１゜１２はコントロールメモリであシ、このコント胃−
ルメモｖ１１．ＩＩＫは後述するデータメモリＩＪのア
トＶＸ走査順序を決定するコント一−ルプ四グツムデー
メが格納されている。ｔた、１３はデータメモリで、本
実施例としてランメ五パメー７発生器を想定し九場合、
このデータメモリ１３には発生すべきパターンデータが
ＣＰＵからの転送にようて格納されている。さらに、１
４．１１は上記コントロールメモリ１１．１１にそれぞ
れ対応して設けられたバッフアレシスｐ、ｒｉはｇｌの
バッファレジスタ１４からの出力データを格納するサブ
ルーチン用のデータスタックメモリ、１１はパターン発
生器制御ｓＪ８からの制御信号によって上記バッツアＶ
ジスメ１４．１１１及びデータスタックメモリ１６に格
納されているｌロダツムデータのうちから１つのデーｌ
を選択して導出するｆ−メマルテプレクサ、１１はこの
データマルチプレクサ１ｒオたはＣＰＵからの実行デー
タを設定格納するカレントデータレシスｐ、ｓｕｎこの
カレントデータレジスタ１＃から導き出されるジャンプ
アドレスを格納するジャンプアドレスレジスタ、２１は
スＩ−）アドレスを格納するスＩ−）アドレスレゾス１
，１１は上記コントロールメモ’Ｊｒｉａｒｚから所定
データを読み出す丸めの所定アドレスを格納するアドレ
スレジスメｓ ｊ ｌはアドレスレジス１２２のアドレ
スを歩進するため０＋１回路、１４はサブルーチンリＩ
−ンアドレスを記憶するアドレスス！ツタメモリ、ＩＪ
は前記ツタターン発生器制御部１１からの制御信号によ
ってシャｙグアドレスレジスメ２＃、スメートアドレス
レゾスタ１１、アドレススタックメモリ２４及び＋１回
路２１のうちから１つのアドレスデータを選択するアド
レスマルチプレクサである。
４図に示す高速パターン発生器は大きく分けて２つの部
分からなってお〕、その１つはコントロールメモリを中
心とし九−押部ムであｐ、４他の１つは試験パターンの
発生を行なうデータメモ９部Ｂである０図において、１
１゜１２はコントロールメモリであシ、このコント胃−
ルメモｖ１１．ＩＩＫは後述するデータメモリＩＪのア
トＶＸ走査順序を決定するコント一−ルプ四グツムデー
メが格納されている。ｔた、１３はデータメモリで、本
実施例としてランメ五パメー７発生器を想定し九場合、
このデータメモリ１３には発生すべきパターンデータが
ＣＰＵからの転送にようて格納されている。さらに、１
４．１１は上記コントロールメモリ１１．１１にそれぞ
れ対応して設けられたバッフアレシスｐ、ｒｉはｇｌの
バッファレジスタ１４からの出力データを格納するサブ
ルーチン用のデータスタックメモリ、１１はパターン発
生器制御ｓＪ８からの制御信号によって上記バッツアＶ
ジスメ１４．１１１及びデータスタックメモリ１６に格
納されているｌロダツムデータのうちから１つのデーｌ
を選択して導出するｆ−メマルテプレクサ、１１はこの
データマルチプレクサ１ｒオたはＣＰＵからの実行デー
タを設定格納するカレントデータレシスｐ、ｓｕｎこの
カレントデータレジスタ１＃から導き出されるジャンプ
アドレスを格納するジャンプアドレスレジスタ、２１は
スＩ−）アドレスを格納するスＩ−）アドレスレゾス１
，１１は上記コントロールメモ’Ｊｒｉａｒｚから所定
データを読み出す丸めの所定アドレスを格納するアドレ
スレジスメｓ ｊ ｌはアドレスレジス１２２のアドレ
スを歩進するため０＋１回路、１４はサブルーチンリＩ
−ンアドレスを記憶するアドレスス！ツタメモリ、ＩＪ
は前記ツタターン発生器制御部１１からの制御信号によ
ってシャｙグアドレスレジスメ２＃、スメートアドレス
レゾスタ１１、アドレススタックメモリ２４及び＋１回
路２１のうちから１つのアドレスデータを選択するアド
レスマルチプレクサである。
上記のＡ！−ン発生器によれば、２個のコントロールメ
モリ１１＊１２に格納されたプログラムデータに従りて
データメモリＩＩＫ実行すべきアドレスを与えゐ、デー
タメモリ１１は与えられたアドレスに相当する番地のデ
ータをパターンデータとして発生するようになりている
。
モリ１１＊１２に格納されたプログラムデータに従りて
データメモリＩＩＫ実行すべきアドレスを与えゐ、デー
タメモリ１１は与えられたアドレスに相当する番地のデ
ータをパターンデータとして発生するようになりている
。
これら制御部ム０２種類のプントロールメモリ１１ｅｌ
ｌとその格納されるプログラムデータ、ナシルーチン用
のスタックメモリ１６、およびその動作子１［Ｋ本発明
の特徴がある。すなわち、第１のコントロールメモリ：
１１にはアＰＶスレジスＩ２２で指定されるアドレス「
＋１」のプログラムデータＰ、〜’！１＋１が、第２の
コントロールメモすＪ２にはカレントデーフレジスｌＪ
＃０７”１２ダラムで指定される分岐先のプログラムデ
ータＪ１〜Ｊｌが各々格納されている。これらのメ−％
’ＩＩＩ、１１に格納されたデータの様子を第５図に示
す、なお、第１及び第２のコントロールメモ’）１１９
１１に格納される分岐先データ等杜、オリジナルデータ
を試験評価装置の制御部（ＣＰＵ郷）でシ（ａａ、レー
ジすることによ〉作成される。ま九、本パターン発生器
では、パターン発生に先立りて試験評価装置の制御部は
所定のｒ−メをコントロールメモリＪＪ。
ｌとその格納されるプログラムデータ、ナシルーチン用
のスタックメモリ１６、およびその動作子１［Ｋ本発明
の特徴がある。すなわち、第１のコントロールメモリ：
１１にはアＰＶスレジスＩ２２で指定されるアドレス「
＋１」のプログラムデータＰ、〜’！１＋１が、第２の
コントロールメモすＪ２にはカレントデーフレジスｌＪ
＃０７”１２ダラムで指定される分岐先のプログラムデ
ータＪ１〜Ｊｌが各々格納されている。これらのメ−％
’ＩＩＩ、１１に格納されたデータの様子を第５図に示
す、なお、第１及び第２のコントロールメモ’）１１９
１１に格納される分岐先データ等杜、オリジナルデータ
を試験評価装置の制御部（ＣＰＵ郷）でシ（ａａ、レー
ジすることによ〉作成される。ま九、本パターン発生器
では、パターン発生に先立りて試験評価装置の制御部は
所定のｒ−メをコントロールメモリＪＪ。
１２およびデー！メモリＩＩＫ格納するとともにスター
ト番地ｔ）ｆ−ダラムデー／をカレントデータレジスタ
１９に格納し、さらにコントロールメモリ１１．１１の
スノー１番地をスタートアドレスレジスメ２１によって
指定する。
ト番地ｔ）ｆ−ダラムデー／をカレントデータレジスタ
１９に格納し、さらにコントロールメモリ１１．１１の
スノー１番地をスタートアドレスレジスメ２１によって
指定する。
次に、本装置を第６図に示すようなアドレス手ｊ［Ｋ
ｉｔ ５て動作含せて／４７−ンを発生させる鳩舎につ
いて説明する。上述したようにパ！−ン発生に先立うて
スタートアドレスレジスメ１１にはコントロールメモリ
１１．１１のスタート番地（この場合＠０１番地）が格
納されており、こＯスタート番地はアドレスマルチプレ
クサ２１を通じてアドレスデータ！２２にセットされる
。このアドレスデータ１２にセットされ九アドレス＠０
＃によって、Ｔｏ期間の先願のシステムクロックの時点
でコントロールメモリ１１゜１２のスノードアドレス＠
０”を指定して各々のコントロールメモ”１１１．１２
の内容を読み出して対応するバッファレジスタ１４ 、
Ｉ ＪＫ格納する。すなわち、第６図に示すように第
１のバッファレジスタ１４には第１０コントロール）ｌ
ｓｈｖｌｌｏ”０’番地０５”−７Ｆ、＃、第２のバッ
ファレジスタ１５ Ｋ Ｆｉ 第２ ｆ） コｙ ）
ａ −ル）モリ１１の＠ｏ’ ｓ地のデータＪ０がそれ
ぞれ格納される。との動作と同時に、制御部１＃はカレ
ントデータレジスタＩＩＩＫあらかじめ設定されていゐ
スタート番地データＰ。を受けて所定のデータ処理を奥
行する。このデータＰ０の処理によりてＴ６期間の終）
に次の奥行誉地′″１ｍが決定される。し九がりて、こ
の制御部１１はアドレスマルチプレクサ１５に制御信号
を送り、これによって丁１期間の先頭でアドレスマルチ
プレクサＩＩは＋１回路２Ｓからの出力アドレス”１１
を選択してこれを出力する。このアドレスマルチプレク
サ２１からのアドレス＠１１１データはアドレスデータ
Ｉ２２に設定され、このアドレスデータＩＩＩＫよって
コントロールメモリ１１ 。
ｉｔ ５て動作含せて／４７−ンを発生させる鳩舎につ
いて説明する。上述したようにパ！−ン発生に先立うて
スタートアドレスレジスメ１１にはコントロールメモリ
１１．１１のスタート番地（この場合＠０１番地）が格
納されており、こＯスタート番地はアドレスマルチプレ
クサ２１を通じてアドレスデータ！２２にセットされる
。このアドレスデータ１２にセットされ九アドレス＠０
＃によって、Ｔｏ期間の先願のシステムクロックの時点
でコントロールメモリ１１゜１２のスノードアドレス＠
０”を指定して各々のコントロールメモ”１１１．１２
の内容を読み出して対応するバッファレジスタ１４ 、
Ｉ ＪＫ格納する。すなわち、第６図に示すように第
１のバッファレジスタ１４には第１０コントロール）ｌ
ｓｈｖｌｌｏ”０’番地０５”−７Ｆ、＃、第２のバッ
ファレジスタ１５ Ｋ Ｆｉ 第２ ｆ） コｙ ）
ａ −ル）モリ１１の＠ｏ’ ｓ地のデータＪ０がそれ
ぞれ格納される。との動作と同時に、制御部１＃はカレ
ントデータレジスタＩＩＩＫあらかじめ設定されていゐ
スタート番地データＰ。を受けて所定のデータ処理を奥
行する。このデータＰ０の処理によりてＴ６期間の終）
に次の奥行誉地′″１ｍが決定される。し九がりて、こ
の制御部１１はアドレスマルチプレクサ１５に制御信号
を送り、これによって丁１期間の先頭でアドレスマルチ
プレクサＩＩは＋１回路２Ｓからの出力アドレス”１１
を選択してこれを出力する。このアドレスマルチプレク
サ２１からのアドレス＠１１１データはアドレスデータ
Ｉ２２に設定され、このアドレスデータＩＩＩＫよって
コントロールメモリ１１ 。
Ｊ Ｊ Ｏ”１’番地の読み出し動作がこのＴ１期間の
関に奥行され為、同時にこの丁４期間において、制御部
１８はすでにセットされているｘｉのパックアレジス１
１４の内容Ｐ、をデータマルチプレタｔ１Ｆを通じてカ
レントデータレジスタ１ｐに受は入れ、このデー！Ｐ、
の処理を実行すみ、上記ｉ、期間は、コントロールメモ
リ１１゜１１０＠１″″１ｍ読み出しのアクセス時間と
して使用されるので、Ｔ１期間の先頭ではコントロール
メモリ１１．１２の＠１’ ＠地のデータＰ、、Ｊ。
関に奥行され為、同時にこの丁４期間において、制御部
１８はすでにセットされているｘｉのパックアレジス１
１４の内容Ｐ、をデータマルチプレタｔ１Ｆを通じてカ
レントデータレジスタ１ｐに受は入れ、このデー！Ｐ、
の処理を実行すみ、上記ｉ、期間は、コントロールメモ
リ１１゜１１０＠１″″１ｍ読み出しのアクセス時間と
して使用されるので、Ｔ１期間の先頭ではコントロール
メモリ１１．１２の＠１’ ＠地のデータＰ、、Ｊ。
カ対応スる／４ツ７アレジス！１４．１５にセット１九
為、上記制御部１８において、データＰ。
為、上記制御部１８において、データＰ。
処理Ｏ曽果、分岐が発生したので制御部１８はデーｌマ
ルチブレフサ１１を制御して前のＴ。
ルチブレフサ１１を制御して前のＴ。
期間で設定されている第２のバッフアレシス！１１ｃ）
分岐先データＪ、ｌ取シ入れ、これを処理チーＩとして
所定のデー！旭理を実行する。同時にとＯＴ３期関期間
いて、制御部１８ｆ−４力レントデー！レジスタ１ｇか
らジャンプアドレス＠Ｊ”を導き出してジャンプアドレ
スレジスメｌ＃にセットすると共に、アドレスマルチプ
レクサ１５を制御して上記ジャンプアドレス＠Ｊｍを導
びき、アトＶスＶジス／２２に設定してコント四−羨メ
モリ１１．１２からこのシャングアドレス′″Ｊ”の内
容のアクセス動作に入る。
分岐先データＪ、ｌ取シ入れ、これを処理チーＩとして
所定のデー！旭理を実行する。同時にとＯＴ３期関期間
いて、制御部１８ｆ−４力レントデー！レジスタ１ｇか
らジャンプアドレス＠Ｊ”を導き出してジャンプアドレ
スレジスメｌ＃にセットすると共に、アドレスマルチプ
レクサ１５を制御して上記ジャンプアドレス＠Ｊｍを導
びき、アトＶスＶジス／２２に設定してコント四−羨メ
モリ１１．１２からこのシャングアドレス′″Ｊ”の内
容のアクセス動作に入る。
上述したようにグログラムの実行は第６図に示すように
進めているが、同一番地が複数回繰）遮光される場合に
はカレントデーメＶジスメ１＃に新友なデータが設定さ
れる必要はなく、番地走査はホールド状態となる。この
カレントーーＩｖｙスメ１９に設定されているプログラ
ムデータの実行後、次の実行番地が決定され、同一番地
の繰シ返し以外ではデーｌ−ｗルチデレクサ１ｒを通し
てバッフアレシス１１４．ＩＳ等のデータがカレントデ
ータレジスメ１９に設定される。
進めているが、同一番地が複数回繰）遮光される場合に
はカレントデーメＶジスメ１＃に新友なデータが設定さ
れる必要はなく、番地走査はホールド状態となる。この
カレントーーＩｖｙスメ１９に設定されているプログラ
ムデータの実行後、次の実行番地が決定され、同一番地
の繰シ返し以外ではデーｌ−ｗルチデレクサ１ｒを通し
てバッフアレシス１１４．ＩＳ等のデータがカレントデ
ータレジスメ１９に設定される。
第７図にサブルーチン動作例を示す０本例では、墓＋１
番地でサブルーチン分岐が発生する。
番地でサブルーチン分岐が発生する。
この時、す！−ン番地であるｎ ＋ ２番地がアドレス
ス／ツクメモリ２４に格納されると共にそのプログラム
データＤ、＋２がｆ−１スメツクメモリ１＃に格納され
、通常の分岐命令と同様にＳ番地に分岐する。サブルー
チン最終アドレス８＋２番地では次の実行プログラムデ
ー！として、サブルーチンの先頭番地８のプログラムデ
ータ（第２のパッファレゾスメ１５に設定されている）
か、データスタックメモリ１ｄの先頭デーＩかのいずれ
かがリターン条件により選択されゐ、ζζで、データス
タックメモリ１６の先頭デー！はり！−ン番地のプログ
ラムデー！を意味している。４ちろん、この時アドレス
マルチプレク９１１は制御部１８の指示によシアビレス
スｌツクメモｖ２４の先ｌ１１−−Ｉを選択し、これを
アドレスレノスタ２２に設定する。ここで、アドレス及
びデータのスタックメモリＪ ４ ＋１＃がスタック構
造となっているのはサブルーチンの多重度を許すためで
ある。つまシ、複数のサブルーチンを同時に処理できる
ようにするためである。
ス／ツクメモリ２４に格納されると共にそのプログラム
データＤ、＋２がｆ−１スメツクメモリ１＃に格納され
、通常の分岐命令と同様にＳ番地に分岐する。サブルー
チン最終アドレス８＋２番地では次の実行プログラムデ
ー！として、サブルーチンの先頭番地８のプログラムデ
ータ（第２のパッファレゾスメ１５に設定されている）
か、データスタックメモリ１ｄの先頭デーＩかのいずれ
かがリターン条件により選択されゐ、ζζで、データス
タックメモリ１６の先頭デー！はり！−ン番地のプログ
ラムデー！を意味している。４ちろん、この時アドレス
マルチプレク９１１は制御部１８の指示によシアビレス
スｌツクメモｖ２４の先ｌ１１−−Ｉを選択し、これを
アドレスレノスタ２２に設定する。ここで、アドレス及
びデータのスタックメモリＪ ４ ＋１＃がスタック構
造となっているのはサブルーチンの多重度を許すためで
ある。つまシ、複数のサブルーチンを同時に処理できる
ようにするためである。
前述したように、本Δメーン発生器では、システムクロ
ックの１周期内において、所定アドレスのコントロール
メモリ１１ａｌｌからその内容を読み出すアクセス動作
と、前の周期で読み出され九データを処理するデータ処
理動作とを同時に実行するようにしている。したがりて
、試験装置の動作速度の最小時間は、プログラムデータ
島理時間あるいはデータ読み出し時間のいずれか大きい
方で決められることになる。を九、アドレスマルチプレ
クサ２５から出力されゐアドレスはデータメモリ１３の
アドレス指定としても使用され、その結果、Ｔ１期間に
おいては＠０”番地のデータが、Ｔ１期間においては＠
１１番地のデータが％ Ｔ、期間においては分岐先番地
＠Ｊ”のデータがそれぞれデータメモリ１３力諷ら読み
出され、Δターンデータとしてデータメモリ１３から送
出されることになる。
ックの１周期内において、所定アドレスのコントロール
メモリ１１ａｌｌからその内容を読み出すアクセス動作
と、前の周期で読み出され九データを処理するデータ処
理動作とを同時に実行するようにしている。したがりて
、試験装置の動作速度の最小時間は、プログラムデータ
島理時間あるいはデータ読み出し時間のいずれか大きい
方で決められることになる。を九、アドレスマルチプレ
クサ２５から出力されゐアドレスはデータメモリ１３の
アドレス指定としても使用され、その結果、Ｔ１期間に
おいては＠０”番地のデータが、Ｔ１期間においては＠
１１番地のデータが％ Ｔ、期間においては分岐先番地
＠Ｊ”のデータがそれぞれデータメモリ１３力諷ら読み
出され、Δターンデータとしてデータメモリ１３から送
出されることになる。
なお、上鮎実施例では、２種類の参照アドレスを使用し
ているため、２種のコントロールメモリを設けているが
、この参照アドレスの種類の数に応じてコントロールメ
モリも増加することができる。
ているため、２種のコントロールメモリを設けているが
、この参照アドレスの種類の数に応じてコントロールメ
モリも増加することができる。
上記Δメーン発生器によれば、システムの１３１６期内
にコントロールメモリ１１．１１に対するアクセス動作
と、このメモ’ＪＪ１．Ｊｊ力菖ら読み出したデータの
処理動作とを同時並夕１ｊ処理できるので、見かけ上の
メモＩＪアクセス時間を零とし得、従来と比べて極めて
高速化できる。
にコントロールメモリ１１．１１に対するアクセス動作
と、このメモ’ＪＪ１．Ｊｊ力菖ら読み出したデータの
処理動作とを同時並夕１ｊ処理できるので、見かけ上の
メモＩＪアクセス時間を零とし得、従来と比べて極めて
高速化できる。
しかも、試験装置の制御部によるソフト処理によ）Ｍｙ
）ｔｙ−ルメモリｘｉ、１１に与えるプログラムデータ
の作成あるいはデータメモＩＪ１１に対するデー！書き
換えを打力うようにすることによシＮ非常に高度な試験
Ｉ豐ターン発生機能を保持し得る。さらに、スタックメ
モリ１１ｐ２ｉを用いてサブルーチンのためのデータと
アドレスを格納するようにしているので、多重サシルー
チンプログラムによるΔターンデータの発生が可能とな
る。
）ｔｙ−ルメモリｘｉ、１１に与えるプログラムデータ
の作成あるいはデータメモＩＪ１１に対するデー！書き
換えを打力うようにすることによシＮ非常に高度な試験
Ｉ豐ターン発生機能を保持し得る。さらに、スタックメ
モリ１１ｐ２ｉを用いてサブルーチンのためのデータと
アドレスを格納するようにしているので、多重サシルー
チンプログラムによるΔターンデータの発生が可能とな
る。
以上説−したように本発明によれば、１４メーンデータ
を発生するデータメモリ部とグログラム処理用のコン）
ａ−ルメモリとを分離し、システムプロセッサＯソフト
処理の活用と新たな複数Ｏコントロールメモリの追加に
より、メモＶに対すゐアクセス動作とメモリから読み出
されたデータの処理動作とを同時に平行処理できるよう
にすることによって、見かけ上のメモリアタセスメイム
を零に近すけ、高機能化を保持しつつ高速化の実現が可
能な高速パターン発生器を提供できゐ。
を発生するデータメモリ部とグログラム処理用のコン）
ａ−ルメモリとを分離し、システムプロセッサＯソフト
処理の活用と新たな複数Ｏコントロールメモリの追加に
より、メモＶに対すゐアクセス動作とメモリから読み出
されたデータの処理動作とを同時に平行処理できるよう
にすることによって、見かけ上のメモリアタセスメイム
を零に近すけ、高機能化を保持しつつ高速化の実現が可
能な高速パターン発生器を提供できゐ。
第１図は従来のランメムＡメーン発生器のブロック構成
図、第２図は従来のアルゴリズｔｙりパターン発生器の
ブロック構成図、絡３図は第１図及び第２図のパターン
発生器の動作を説明するための図、第４図は本発明の一
実施例に係る高速パターン発生器のブロック構成図、第
〜ｌｓ図ａｌｌｌＥ４図のコントロールメモリとそ
の格納データとの関係を説明するための図、第６図は第
４図のパターン発生器の動作を説明するための図、第７
図は第４図のパターン発生器のサブルーチン動作を説明
するための図である。 １１．１１−Ｈントロールメモリ、１３・・・デー１メ
４ν、１ｉ、１１−バッファレジスタ、１ｇ−ｒ−１ス
！ツクメモリ、１ｒ・・・データマルチブレフナ、ｌｌ
ｌ−／４１−ン発生器制御部、Ｊ＃−ルントデー！レゾ
ス！、２０・・・ジャンプアドレスレジスタ、２１−ス
タードアドレスレジスタ、１１−アドレスレジス！、２
３・・・＋１１１路゛、１４−アドレススタックメモリ
。
図、第２図は従来のアルゴリズｔｙりパターン発生器の
ブロック構成図、絡３図は第１図及び第２図のパターン
発生器の動作を説明するための図、第４図は本発明の一
実施例に係る高速パターン発生器のブロック構成図、第
〜ｌｓ図ａｌｌｌＥ４図のコントロールメモリとそ
の格納データとの関係を説明するための図、第６図は第
４図のパターン発生器の動作を説明するための図、第７
図は第４図のパターン発生器のサブルーチン動作を説明
するための図である。 １１．１１−Ｈントロールメモリ、１３・・・デー１メ
４ν、１ｉ、１１−バッファレジスタ、１ｇ−ｒ−１ス
！ツクメモリ、１ｒ・・・データマルチブレフナ、ｌｌ
ｌ−／４１−ン発生器制御部、Ｊ＃−ルントデー！レゾ
ス！、２０・・・ジャンプアドレスレジスタ、２１−ス
タードアドレスレジスタ、１１−アドレスレジス！、２
３・・・＋１１１路゛、１４−アドレススタックメモリ
。
Claims (1)
- 大規模集積回路（ＬＳＩ ）を試験評価するＬＳＩ試験
装置にシける試験パターンを発生する高速／ｆメーン発
生１１において、Ａターンデー！が格納されアドレス指
定によシこのパｌ−ンデー！カ読ミ出されるデータメモ
リと、前記試験装置０７’−セッサによ〕作成された上
記データメモｖＫ対するアドレス走査順序を決定する所
定のデルグラムコントロールデー！を格納し参照アドレ
ス０１１１１１に応じて複数個設けられたコントロール
メそ￥と、ナブル−チン用の参照アドレスに応じて設け
られたサブルーチン用Ｏデータを格納するスタックメモ
νと、これらコント−一ルメ峰す及びスタックメモリか
ら所定のメモリを選択しこの選択し九メモリからのデー
タの処理動作を実行すると共に上記参照アドレスの中か
ら所定のアドレスを選択してこのアドレスに対応するメ
モりをアクセスする動作を実行するΔターフ発生器制御
部とを具備し、前記データ処理動作とメモリアクセス動
作とを同時に実行するようにしたことを特徴とする高速
・ヤターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098854A JPS58774A (ja) | 1981-06-25 | 1981-06-25 | 高速パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098854A JPS58774A (ja) | 1981-06-25 | 1981-06-25 | 高速パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58774A true JPS58774A (ja) | 1983-01-05 |
| JPH0311435B2 JPH0311435B2 (ja) | 1991-02-15 |
Family
ID=14230811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098854A Granted JPS58774A (ja) | 1981-06-25 | 1981-06-25 | 高速パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60181810A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 波形発生制御装置 |
| WO1990004228A1 (en) * | 1988-10-11 | 1990-04-19 | Advantest Corporation | Pattern generator |
| US5337045A (en) * | 1991-01-18 | 1994-08-09 | Kabushiki Kaisha Toshiba | Pattern generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552967A (en) * | 1978-10-13 | 1980-04-17 | Advantest Corp | Pattern signal generator |
-
1981
- 1981-06-25 JP JP56098854A patent/JPS58774A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552967A (en) * | 1978-10-13 | 1980-04-17 | Advantest Corp | Pattern signal generator |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60181810A (ja) * | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 波形発生制御装置 |
| JPH0471209B2 (ja) * | 1984-02-29 | 1992-11-13 | Fujitsu Ltd | |
| WO1990004228A1 (en) * | 1988-10-11 | 1990-04-19 | Advantest Corporation | Pattern generator |
| US5337045A (en) * | 1991-01-18 | 1994-08-09 | Kabushiki Kaisha Toshiba | Pattern generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311435B2 (ja) | 1991-02-15 |
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