JPH05134018A - 擬障方式 - Google Patents
擬障方式Info
- Publication number
- JPH05134018A JPH05134018A JP3297047A JP29704791A JPH05134018A JP H05134018 A JPH05134018 A JP H05134018A JP 3297047 A JP3297047 A JP 3297047A JP 29704791 A JP29704791 A JP 29704791A JP H05134018 A JPH05134018 A JP H05134018A
- Authority
- JP
- Japan
- Prior art keywords
- pseudo
- register
- fault simulation
- microprogram
- obstacle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 試験時間を短縮し、かつ確認の結果のばらつ
きや実施もれを無くし、信頼性の高い試験を行う。 【構成】 擬障テストモードレジスタ４は人手により擬
障テストモードをセットし、擬障スタートレジスタ６は
セットされた内容を受け取る。擬障用マイクロプログラ
ム群格納部１０は擬障を行う擬障用マイクロプログラム
群を格納する。擬障用マイクロプログラムアドレス生成
回路部８は擬障テストモードの内容を基にスタートアド
レスを生成し、マイクロプログラム格納レジスタ１２は
擬障用マイクロプログラム群格納部１０内から擬障用マ
イクロプログラムを読み出して格納する。擬障用データ
発生回路部１４は格納された擬障用マイクロプログラム
に制御され擬障用データを生成する。擬障結果格納部２
２は擬障用データに基づいてレジスタを擬障を行い、そ
の擬障結果を格納する。
きや実施もれを無くし、信頼性の高い試験を行う。 【構成】 擬障テストモードレジスタ４は人手により擬
障テストモードをセットし、擬障スタートレジスタ６は
セットされた内容を受け取る。擬障用マイクロプログラ
ム群格納部１０は擬障を行う擬障用マイクロプログラム
群を格納する。擬障用マイクロプログラムアドレス生成
回路部８は擬障テストモードの内容を基にスタートアド
レスを生成し、マイクロプログラム格納レジスタ１２は
擬障用マイクロプログラム群格納部１０内から擬障用マ
イクロプログラムを読み出して格納する。擬障用データ
発生回路部１４は格納された擬障用マイクロプログラム
に制御され擬障用データを生成する。擬障結果格納部２
２は擬障用データに基づいてレジスタを擬障を行い、そ
の擬障結果を格納する。
Description
【０００１】
【産業上の利用分野】本発明は論理回路を試験する擬障
方式に関する。
方式に関する。
【０００２】
【従来の技術】ここで言う擬障方式とは、被試験回路で
ある論理回路に対して疑似的に障害を発生させ、その機
能を評価する試験方式であって、従来、論理回路におけ
る擬障方式は、マイクロプログラムにより論理回路内の
レジスタを１つずつ直接人手によって作動させ、擬障に
よる試験を行っていた。また、これらの擬障の結果を確
認する際には、１つのレジスタの擬障試験の実施後、こ
の試験を実施した作業者により確認を行い、続いて、残
りのレジスタを試験していた。
ある論理回路に対して疑似的に障害を発生させ、その機
能を評価する試験方式であって、従来、論理回路におけ
る擬障方式は、マイクロプログラムにより論理回路内の
レジスタを１つずつ直接人手によって作動させ、擬障に
よる試験を行っていた。また、これらの擬障の結果を確
認する際には、１つのレジスタの擬障試験の実施後、こ
の試験を実施した作業者により確認を行い、続いて、残
りのレジスタを試験していた。
【０００３】
【発明が解決しようとする課題】上述した従来の擬障方
式では、論理回路内のレジスタを１つずつ直接人手によ
って作動させて試験を行っていたため、すべてのレジス
タの試験を実施するのに長時間を要し、また、実施する
作業者によって擬障の方式にばらつきが生じる可能性が
あった、更に、擬障の結果を確認する際も、作業者が１
つずつ確認をするため、確認のもれや確認の結果にばら
つきがあった。しかも、論理回路内にレジスタが多数あ
る場合には、すべてのレジスタの試験を実施しないこと
もあった。このため、信頼性の高い試験ができないとい
う欠点があった。
式では、論理回路内のレジスタを１つずつ直接人手によ
って作動させて試験を行っていたため、すべてのレジス
タの試験を実施するのに長時間を要し、また、実施する
作業者によって擬障の方式にばらつきが生じる可能性が
あった、更に、擬障の結果を確認する際も、作業者が１
つずつ確認をするため、確認のもれや確認の結果にばら
つきがあった。しかも、論理回路内にレジスタが多数あ
る場合には、すべてのレジスタの試験を実施しないこと
もあった。このため、信頼性の高い試験ができないとい
う欠点があった。
【０００４】
【課題を解決するための手段】本発明は、人手により擬
障テストモードをセットする擬障テストモードレジスタ
と、この擬障テストモードレジスタにセットされた前記
擬障テストモードの内容を受け取る擬障スタートレジス
タと、前記論理回路内レジスタに対して擬障を行う擬障
用マイクロプログラム群を格納する擬障用マイクロプロ
グラム群格納部と、前記擬障スタートレジスタの内容を
基にし擬障を実行する擬障用マイクロプログラムを指定
するためのスタートアドレスを生成する擬障用マイクロ
プログラムアドレス生成回路部と、生成された前記スタ
ートアドレスを基に前記擬障用マイクロプログラム群格
納部内から指定の擬障用マイクロプログラムを読み出し
て格納するマイクロプログラム格納レジスタと、このマ
イクロプログラム格納レジスタに格納された前記擬障用
マイクロプログラムに制御されて擬障用データを生成す
る擬障用データ発生回路部と、生成された前記擬障用デ
ータに基づいて前記論理回路内のレジスタの擬障を行う
と共に、その擬障結果を格納する擬障結果格納部とを備
えている。
障テストモードをセットする擬障テストモードレジスタ
と、この擬障テストモードレジスタにセットされた前記
擬障テストモードの内容を受け取る擬障スタートレジス
タと、前記論理回路内レジスタに対して擬障を行う擬障
用マイクロプログラム群を格納する擬障用マイクロプロ
グラム群格納部と、前記擬障スタートレジスタの内容を
基にし擬障を実行する擬障用マイクロプログラムを指定
するためのスタートアドレスを生成する擬障用マイクロ
プログラムアドレス生成回路部と、生成された前記スタ
ートアドレスを基に前記擬障用マイクロプログラム群格
納部内から指定の擬障用マイクロプログラムを読み出し
て格納するマイクロプログラム格納レジスタと、このマ
イクロプログラム格納レジスタに格納された前記擬障用
マイクロプログラムに制御されて擬障用データを生成す
る擬障用データ発生回路部と、生成された前記擬障用デ
ータに基づいて前記論理回路内のレジスタの擬障を行う
と共に、その擬障結果を格納する擬障結果格納部とを備
えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。本実施例の擬障方式は、図１に示すように、診
断制御部１，論理回路部２及び制御記憶部３からなり、
診断制御部１は擬障テストモードレジスタ４を備え、制
御記憶部３は擬障用マイクロプログラム群格納部１０を
備えている。また、論理回路部２には擬障スタートレジ
スタ６，擬障用マイクロプログラムアドレス生成回路部
８，マイクロプログラム格納レジスタ１２，擬障用デー
タ発生回路部１４，レジスタＡ１６，レジスタＢ１７，
レジスタＣ１８，擬障結果格納部２２及び制御記憶部ア
ドレス切り換えセレクタ２３を備えている。
である。本実施例の擬障方式は、図１に示すように、診
断制御部１，論理回路部２及び制御記憶部３からなり、
診断制御部１は擬障テストモードレジスタ４を備え、制
御記憶部３は擬障用マイクロプログラム群格納部１０を
備えている。また、論理回路部２には擬障スタートレジ
スタ６，擬障用マイクロプログラムアドレス生成回路部
８，マイクロプログラム格納レジスタ１２，擬障用デー
タ発生回路部１４，レジスタＡ１６，レジスタＢ１７，
レジスタＣ１８，擬障結果格納部２２及び制御記憶部ア
ドレス切り換えセレクタ２３を備えている。
【０００７】なお、ここで擬障の対象となるレジスタ
は、レジスタＡ１６，レジスタＢ１７及びレジスタＣ１
８であるものとする。そして、各部は以下のように接続
されている。
は、レジスタＡ１６，レジスタＢ１７及びレジスタＣ１
８であるものとする。そして、各部は以下のように接続
されている。
【０００８】擬障テストモードレジスタ４は、擬障テス
トモード信号線５を介して擬障スタートレジスタ６に接
続している。擬障用マイクロプログラムアドレス生成回
路部８は、擬障スタートレジスタ６とマイクロプログラ
ム格納レジスタ１２とをそれぞれ擬障スタートモード信
号線７とレジスタ擬障発生信号線１３とを介して入力
し、制御記憶部アドレス切り換えセレクタ２３に擬障用
マイクロプログラムアドレス信号線９及びセレクタ切り
換え信号線２５を介して出力する。
トモード信号線５を介して擬障スタートレジスタ６に接
続している。擬障用マイクロプログラムアドレス生成回
路部８は、擬障スタートレジスタ６とマイクロプログラ
ム格納レジスタ１２とをそれぞれ擬障スタートモード信
号線７とレジスタ擬障発生信号線１３とを介して入力
し、制御記憶部アドレス切り換えセレクタ２３に擬障用
マイクロプログラムアドレス信号線９及びセレクタ切り
換え信号線２５を介して出力する。
【０００９】制御記憶部アドレス切り換えケレクタ２３
は、セレクタ切り換え信号線２５により擬障用マイクロ
プログラムアドレス信号線９及び通常命令マイクロプロ
グラムアドレス信号線２６からの信号を選択し、制御記
憶用アドレス信号線２４を介して制御記憶部３と接続す
る。そして、制御記憶部３内の擬障用マイクロプログラ
ム群格納部１０に格納された内容が、マイクロプログラ
ム信号線１１を介してマイクロプログラム格納レジスタ
１２に入力する。
は、セレクタ切り換え信号線２５により擬障用マイクロ
プログラムアドレス信号線９及び通常命令マイクロプロ
グラムアドレス信号線２６からの信号を選択し、制御記
憶用アドレス信号線２４を介して制御記憶部３と接続す
る。そして、制御記憶部３内の擬障用マイクロプログラ
ム群格納部１０に格納された内容が、マイクロプログラ
ム信号線１１を介してマイクロプログラム格納レジスタ
１２に入力する。
【００１０】擬障用データ作成回路部１４は、マイクロ
プログラム格納レジスタ１２よりレジスタ擬障発生信号
線１３を介し入力し、擬障用データ信号線１５を介して
それぞれレジスタＡ１６，レジスタＢ１７及びレジスタ
Ｃ１８に出力する。また、擬障結果格納部２２は、レジ
スタＡ１６，レジスタＢ１７及びレジスタＣ１８にそれ
ぞれレジスタＡ出力信号線１９，レジスタＢ出力信号線
２０及びレジスタＣ出力信号線２１を介して接続されて
いる。
プログラム格納レジスタ１２よりレジスタ擬障発生信号
線１３を介し入力し、擬障用データ信号線１５を介して
それぞれレジスタＡ１６，レジスタＢ１７及びレジスタ
Ｃ１８に出力する。また、擬障結果格納部２２は、レジ
スタＡ１６，レジスタＢ１７及びレジスタＣ１８にそれ
ぞれレジスタＡ出力信号線１９，レジスタＢ出力信号線
２０及びレジスタＣ出力信号線２１を介して接続されて
いる。
【００１１】次に、診断制御部１内の擬障テストモード
レジスタ４をセットしたときのレジスタの擬障方式につ
いて説明する。
レジスタ４をセットしたときのレジスタの擬障方式につ
いて説明する。
【００１２】まず、作業者によって擬障テストモードレ
ジスタ４をセットすることにより、セットした内容が擬
障テストモード信号線５を介して擬障スタートレジスタ
６に入力する。そして、擬障スタートレジスタ６に入力
した内容が、更に擬障スタートモード信号線７を介して
擬障用マイクロプログラムアドレス生成部８に入力さ
れ、擬障用マイクロプログラム群格納部１０の先頭アド
レスを生成し、擬障用マイクロプログラムアドレス信号
線９を介して制御記憶部アドレス切り換えセレクタ２３
に入力する。また、同時に擬障用マイクロプログラムア
ドレス生成部８は、制御記憶部アドレス切り換えセレク
タ２３のセレクト信号を生成し、セレクタ切り換え信号
線２５を介して制御記憶部アドレス切り換えセレクタ２
３に入力するため、擬障用マイクロプログラムアドレス
信号線９が選択され、制御記憶用アドレス信号線２４に
は擬障用マイクロプログラム群格納部１０の先頭アドレ
スが送出されて制御記憶部３内の擬障用マイクロプログ
ラム群格納部１０のアクセスを行い、マイクロプログラ
ム信号線１１により擬障用マイクロプログラムの第１ス
テップがマイクロプログラム格納レジスタ１２入力す
る。
ジスタ４をセットすることにより、セットした内容が擬
障テストモード信号線５を介して擬障スタートレジスタ
６に入力する。そして、擬障スタートレジスタ６に入力
した内容が、更に擬障スタートモード信号線７を介して
擬障用マイクロプログラムアドレス生成部８に入力さ
れ、擬障用マイクロプログラム群格納部１０の先頭アド
レスを生成し、擬障用マイクロプログラムアドレス信号
線９を介して制御記憶部アドレス切り換えセレクタ２３
に入力する。また、同時に擬障用マイクロプログラムア
ドレス生成部８は、制御記憶部アドレス切り換えセレク
タ２３のセレクト信号を生成し、セレクタ切り換え信号
線２５を介して制御記憶部アドレス切り換えセレクタ２
３に入力するため、擬障用マイクロプログラムアドレス
信号線９が選択され、制御記憶用アドレス信号線２４に
は擬障用マイクロプログラム群格納部１０の先頭アドレ
スが送出されて制御記憶部３内の擬障用マイクロプログ
ラム群格納部１０のアクセスを行い、マイクロプログラ
ム信号線１１により擬障用マイクロプログラムの第１ス
テップがマイクロプログラム格納レジスタ１２入力す
る。
【００１３】そして、マイクロプログラム格納レジスタ
１２の内容がレジスタ擬障発生信号線１３により擬障用
データ発生回路部１４に送出される。擬障用データ発生
回路１４は擬障データを発生し、擬障用データ信号線１
５を介してレジスタＡ１６に送り擬障を行う。また、同
時に次に行う擬障のマイクロプログラム（レジスタＢ１
７の擬障）が送出されてくるため、レジスタ擬障発生信
号線１３により送られたデータにより擬障用マイクロプ
ログラムアドレス生成部８が次のアドレスを生成し、制
御記憶部３をアクセスして次のマイクロプログラムを読
み出し、これを基にレジスタＢ１７の擬障を行う。そし
て、共にレジスタＡ１６の擬障結果をレジスタＡ出力線
１９を介して擬障結果格納部２２に格納する。以上の動
作を同様に行ってレジスタＣ１８の擬障を行い、擬障結
果格納部２２にレジスタＢ１７及びレジスタＣ１８の擬
障結果を格納して一連の擬障動作を終了し、通常動作に
戻る。
１２の内容がレジスタ擬障発生信号線１３により擬障用
データ発生回路部１４に送出される。擬障用データ発生
回路１４は擬障データを発生し、擬障用データ信号線１
５を介してレジスタＡ１６に送り擬障を行う。また、同
時に次に行う擬障のマイクロプログラム（レジスタＢ１
７の擬障）が送出されてくるため、レジスタ擬障発生信
号線１３により送られたデータにより擬障用マイクロプ
ログラムアドレス生成部８が次のアドレスを生成し、制
御記憶部３をアクセスして次のマイクロプログラムを読
み出し、これを基にレジスタＢ１７の擬障を行う。そし
て、共にレジスタＡ１６の擬障結果をレジスタＡ出力線
１９を介して擬障結果格納部２２に格納する。以上の動
作を同様に行ってレジスタＣ１８の擬障を行い、擬障結
果格納部２２にレジスタＢ１７及びレジスタＣ１８の擬
障結果を格納して一連の擬障動作を終了し、通常動作に
戻る。
【００１４】このようにして、マイクロプログラムで動
作する論理回路部２内のレジスタＡ１６，レジスタＢ１
７及びレジスタＣ１８の擬障を一度に実施することがで
きる。
作する論理回路部２内のレジスタＡ１６，レジスタＢ１
７及びレジスタＣ１８の擬障を一度に実施することがで
きる。
【００１５】
【発明の効果】以上説明したように本発明は、人手によ
り擬障が開始可能な擬障スタートレジスタを追加すると
共に、擬障を行う命令を格納する擬障用マイクロプログ
ラム群格納部を設けることによって、論理回路内のすべ
てのレジスタの擬障が可能となり、また、擬障の結果も
擬障結果格納部により確認することができるため、試験
時間を短縮すると共に確認作業を容易にし、かつ作業者
により確認の結果にばらつきや実施のもれが無くなり、
信頼性の高い試験ができるという効果がある。
り擬障が開始可能な擬障スタートレジスタを追加すると
共に、擬障を行う命令を格納する擬障用マイクロプログ
ラム群格納部を設けることによって、論理回路内のすべ
てのレジスタの擬障が可能となり、また、擬障の結果も
擬障結果格納部により確認することができるため、試験
時間を短縮すると共に確認作業を容易にし、かつ作業者
により確認の結果にばらつきや実施のもれが無くなり、
信頼性の高い試験ができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ 診断制御部 ２ 論理回路部 ３ 制御記憶部 ４ 擬障テストモードレジスタ ５ 擬障テストモード信号線 ６ 擬障スタートレジスタ ７ 擬障スタートモード信号線 ８ 擬障用マイクロプログラムアドレス生成回路 ９ 擬障用マイクロプログラムアドレス信号線 １０ 擬障用マイクロプログラム群格納部 １１ マイクロプログラム信号線 １２ マイクロプログラム格納レジスタ １３ レジスタ擬障発生信号線 １４ 擬障用データ発生回路部 １５ 擬障用データ信号線 １６ レジスタＡ １７ レジスタＢ １８ レジスタＣ １９ レジスタＡ出力信号線 ２０ レジスタＢ出力信号線 ２１ レジスタＣ出力信号線 ２２ 擬障結果格納部 ２３ 制御記憶部アドレス切り換えセレクタ ２４ 制御記憶用アドレス信号線 ２５ セレクタ切り換え信号線 ２６ 通常命令マイクロプログラムアドレス信号線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３６０ Ｇ 9290−5Ｂ Ｈ 9290−5Ｂ
Claims (1)
- 【請求項１】 マイクロプログラムにより制御され論理
回路内のレジスタを試験する擬障方式であって、人手に
より擬障テストモードをセットする擬障テストモードレ
ジスタと、この擬障テストモードレジスタにセットされ
た前記擬障テストモードの内容を受け取る擬障スタート
レジスタと、前記論理回路内レジスタに対して擬障を行
う擬障用マイクロプログラム群を格納する擬障用マイク
ロプログラム群格納部と、前記擬障スタートレジスタの
内容を基にし擬障を実行する擬障用マイクロプログラム
を指定するためのスタートアドレスを生成する擬障用マ
イクロプログラムアドレス生成回路部と、生成された前
記スタートアドレスを基に前記擬障用マイクロプログラ
ム群格納部内から指定の擬障用マイクロプログラムを読
み出して格納するマイクロプログラム格納レジスタと、
このマイクロプログラム格納レジスタに格納された前記
擬障用マイクロプログラムに制御されて擬障用データを
生成する擬障用データ発生回路部と、生成された前記擬
障用データに基づいて前記論理回路内のレジスタの擬障
を行うと共に、その擬障結果を格納する擬障結果格納部
とを備えることを特徴とする擬障方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297047A JPH05134018A (ja) | 1991-11-13 | 1991-11-13 | 擬障方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297047A JPH05134018A (ja) | 1991-11-13 | 1991-11-13 | 擬障方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134018A true JPH05134018A (ja) | 1993-05-28 |
Family
ID=17841529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3297047A Withdrawn JPH05134018A (ja) | 1991-11-13 | 1991-11-13 | 擬障方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014531681A (ja) * | 2011-09-29 | 2014-11-27 | インテル・コーポレーション | メモリにエラーを注入する方法および装置 |
-
1991
- 1991-11-13 JP JP3297047A patent/JPH05134018A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014531681A (ja) * | 2011-09-29 | 2014-11-27 | インテル・コーポレーション | メモリにエラーを注入する方法および装置 |
| US9405646B2 (en) | 2011-09-29 | 2016-08-02 | Theodros Yigzaw | Method and apparatus for injecting errors into memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |