WO1986004686A1 - Test pattern generator - Google Patents

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WO1986004686A1
WO1986004686A1 PCT/JP1986/000039 JP8600039W WO8604686A1 WO 1986004686 A1 WO1986004686 A1 WO 1986004686A1 JP 8600039 W JP8600039 W JP 8600039W WO 8604686 A1 WO8604686 A1 WO 8604686A1
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WO
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memory
speed
output
pattern
low
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PCT/JP1986/000039
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English (en)
French (fr)
Inventor
Ikuo Kawaguchi
Masaaki Inadachi
Shuji Kikuchi
Original Assignee
Hitachi, Ltd.
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Priority claimed from JP60041898A external-priority patent/JPH0750156B2/ja
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Priority to DE8686901126T priority patent/DE3676377D1/de
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer

Definitions

  • the present invention relates to a semiconductor test apparatus such as an LSI, and more particularly to a test pattern generator suitable for generating a large number of test patterns used for testing a microprocessor or the like at a high speed.
  • a test pattern is stored in a memory of a test apparatus in advance, and the test pattern is generated by reading the test pattern at high speed.
  • test pattern generator employing this technique, for example, an apparatus disclosed in Japanese Patent Application Laid-Open No. 54-128646 is known. Normally, in testing a logic LSI or the like, not only the primary reading of the test pattern but also a function of repeatedly reading the same test pattern and a function of branching the reading order are required.
  • the low-speed large-capacity memory is interleaved, and this output is stored in the high-speed small-capacity memory, where repeated reading, branch reading, etc. are performed. .
  • this configuration does not allow branching beyond the capacity of the high-speed memory. Test patterns cannot be read completely in any order.
  • An object of the present invention is to provide a test pattern generator 5 capable of reading out and generating a large number of test patterns at high speed in an arbitrary order.
  • a high-speed small-capacity memory is provided in addition to a low-speed large-capacity memory that performs an interleave operation, and the test pattern after branching is stored in advance in this memory.
  • the memory is switched to the high-speed small-capacity memory, and the test pattern is read from the high-speed small-capacity memory until reading from the low-speed large-capacity memory becomes possible.
  • FIG. 1 is an overall configuration diagram showing one embodiment of a test pattern generator according to the present invention
  • FIG. 2 is an explanatory diagram of information stored in a memory shown in FIG. 1
  • FIG. 3 is FIG. Fig. 4 shows the detailed configuration of the low-speed memory side shown in Fig. 1
  • Fig. 5 shows the detailed operation of the circuit shown in Fig. 4
  • Fig. 6 shows Fig. 1.
  • FIG. 7 is a detailed operation diagram of the circuit shown in FIG. 6, 0 is a diagram for explaining the calculation of the number of WAITs
  • FIG. 9 is a diagram showing another embodiment of the present invention.
  • FIG. 10 is an explanatory diagram of the operation of the apparatus shown in FIG.
  • Fig. 1 is an overall configuration diagram of the test pattern generator. Tess In this embodiment, the low-speed large-capacity memories 11, 12, 13, and 14 are used to read data from the four low-speed large-capacity memories 11, 12, 13, and 14 and the high-speed small-capacity memory 50.
  • An interleave controller 20 and a selector 61 for performing an interleave operation, and a high-speed memory access controller 40 for controlling to read data from the high-speed small-capacity memory 50 when a branch occurs in the read operation are provided.
  • a switching controller 30 and a selector 62 for switching between the two are provided.
  • Fig. 2 shows examples of test patterns stored in low-speed large-capacity memory and high-speed small-capacity memory.
  • the test program shown in FIG. 2 consists of test patterns stored in each of the memories 11, 12, 13, 14, and 50, and sequence instructions for controlling the reading order.
  • the NOP of the sequence instruction indicates to proceed to the next address
  • the JUMP indicates a branch.
  • test patterns corresponding to each of the addresses 0 ⁇ 1 ⁇ 2 ⁇ 9 ⁇ 13 ⁇ 14 ⁇ 15 ⁇ ... Are read out and generated.
  • FIG. 1 When such a test pattern is stored in the embodiment shown in FIG. 1, it becomes as shown in FIG.
  • the interleave operation is performed, so that the test patterns corresponding to the addresses 0, 1, 2, and 3 are stored in the low-speed large-capacity memories 11, 12, 13, and 14, respectively.
  • the test pattern at the branch destination corresponding to the J UMP instruction of the test program In the illustrated example, the test patterns at addresses 9 and 13 are stored. Furthermore, reading from the high-speed memory is continued until the reading from the low-speed memory becomes possible again after execution of the branch. That is, in the embodiment shown in FIG. 1, since 4-way interleaving of the low-speed memory is performed, it is possible to read from the low-speed memory at least four cycles after the branch is executed. Therefore, in the present embodiment, a test pattern for 3 ′ cycles after branching is stored in the high-speed memory. As shown in Fig.
  • the branch to address 9 and the branch to address 13 exist in the test program, so the high-speed memory corresponds to the branch to address 9 and the addresses 9, 10, 0, 1
  • a test pattern of 1 is stored, and a test turn 0 of addresses 13, 14, and 15 is stored corresponding to a branch to address 13.
  • the next test pattern to be read is at address 14.
  • the low-speed memory which can be read out is the low-speed large-capacity memory 14, but the low-speed large-capacity memory 14 does not store a test pattern corresponding to the address 14 (see FIG. 2). Therefore, the test pattern of the address 14 is continuously read from the high-speed small-capacity memory 50.
  • the test pattern corresponding to the address 15 to be read next is stored in the low-speed large-capacity memory 14. Therefore, after this cycle, the test pattern can be read again from the low-speed large-capacity memory. Therefore, addresses 15, 16, 17,... Are read from the low-speed large-capacity memories 14, 11, 12,. Since the low-speed memory is interleaving, the output of the test pattern is delayed by several cycles from the start of access.
  • the present invention lies in determining whether or not reading from a low-speed memory is possible, and controlling the switching.
  • reference numeral 100 denotes a close signal supplied to the interleave controller 20, the switching controller 30, and the high-speed memory access controller 40, and 111, 112, 113, and 114 denote low-speed and large-capacity memories 11, 12, respectively.
  • 13, and 14 120 is an address signal supplied to the interleave controller 20, and 121, 122, 123, and 124 are sent from the interleave controller 20 to the low-speed, large-capacity memories 11, 12, 13, and 14.
  • 129 is a selection signal from the interleave controller 20 to the selector 61
  • 130 is a switching control signal supplied to the switching controller 30
  • 131 and 132 are switching control signals from the switching controller 30 to the interleaving controller 20 and Fast note A switching signal to the reaccess controller 40
  • 133 is a selection signal from the switching controller 30 to the selector 62
  • 140 is a compressed address signal supplied to the high-speed memory access controller 40
  • 141 is a high-speed memory access controller Address signals from 40 to the high-speed small-capacity memory 50
  • 150 and 161 are output data from the high-speed small-capacity memory 50 and the selector 61, respectively
  • 162 is output data from the selector 62.
  • FIG. 4 is a detailed configuration diagram of the low-speed memory shown in FIG. 1, and FIG. 5 is an explanatory diagram of the operation.
  • the memories 11 to 14 are provided with registers 23 to 26 that hold the respective addresses. . Then, the selector 61 very selectively outputs the outputs 111-114 from the low-speed large-capacity memories 11-14.
  • the control of the registers 23 to 26 and the selector 61 is performed by the 2-bit counter 21 in this embodiment because the operation is a 4-way interleave operation.
  • the input enable control signals 125 to 128 to the registers 23 to 26 are obtained by decoding the output of the counter 21 by the decoder 22.
  • the selection signal 129 to the selector 61 is obtained by delaying the output of the counter 21 by the delay register 27. Then, by controlling the count enable signal 131 to the counter 21, the interleave operation of the low-speed memory is put into a wait state (WAIT cycle).
  • FIG. 6 is a detailed configuration diagram of the high-speed memory control side and the switching controller 30 shown in FIG. 1, and FIG. 7 is an explanatory diagram of its operation.
  • the high-speed memory is composed of three high-speed memories 51, 52, and 53, and the output of each of the high-speed memories 51, 52, and 53 is sequentially selected by the selector 43 every time after the branching cycle. is there.
  • the high-speed memory 50 is composed of the three high-speed memories 51, 52, and 53 as described above, so that the high-speed memory output selection circuit 40, not shown in FIG. Has been added.
  • the counter 42 specifies the selection of the selector 43 by the selection signal 142, and is cleared by the JUMP signal 130-2 every time a branch occurs.
  • the delay register 44 aligns the timing of the outputs 151, 152, 153 of the high-speed memories 51, 52, 53, that is, the timing of the output 154 of the selector 43 with the output timing of the low-speed memory.
  • the down counter 32 of the switching controller 30 outputs 0 in a normal state.
  • the 1 1 ZPASS circuit 33 outputs 0 as it is, and otherwise outputs a 1 value.
  • the adder 31 loads the branch-specific WAIT number 130-1 directly into the downcounter 32, and the downcounter 32.
  • Counter 32 counts down to 0 in subsequent cycles.
  • the output value 134 of the down counter 32 is not 0 (during continuous branching)
  • a value obtained by adding the number of WAITs specific to the branch to the value obtained by adding 11 to the value by the adder 31 is added to the down counter 32. To load.
  • a 0 detection signal 135 (the same signal as the count enable signal 131 in FIG. 1) is output. Switching between high-speed memory and low-speed memory is performed using the 0 detection signal 135.
  • the delay register 34 is for adjusting the output timing of the memory and the switching timing.
  • [AZB] mod indicates the remainder of A divided by B.
  • continuous branching is made possible by correcting the WAIT number using the ZP ASS circuit 33 and the adder 31.
  • the corrected WAIT number at the time of continuous branch is
  • Corrected WA IT number remaining WA IT number minus 1 + unique WA IT number. As described in FIGS. 6 and 7, this corrected WAIT number is calculated in real time. It is clear from the description of FIGS. 6 and 7 that the subsequent branch can be executed without a dummy cycle.
  • the number of interleaves is set to 4 ways, but is not limited to this.
  • the method of controlling interleaving is not limited to this embodiment.
  • a method of accessing three memories in parallel to read a test pattern for three cycles as a high-speed memory was described.
  • the present invention is not limited to this, and the address bits of one high-speed memory are used for the division. 0 '
  • a low-speed large-capacity memory storing a test pattern is subjected to an N-way interleave operation, and a test pattern after branching is stored in a high-speed memory in advance, and when a branch occurs, a necessary test is performed from the high-speed memory. Since patterns are read, a large-capacity pattern buffer can be obtained quickly. Also, when a pattern was read from the high-speed memory due to a branch, the pattern could be read from the high-speed memory until the pattern could be read from the low-speed, large-capacity memory. Random access does not cause a dummy cycle, nor does the buffer capacity decrease to 1 ZN.
  • FIG. 9 is a block diagram showing an embodiment of an algorithmic pattern generator
  • FIG. 10 is an explanatory diagram of its operation. That is, the embodiment shown in FIG. 9 is an algorithmic pattern generator (hereinafter abbreviated as ALPG).
  • ALPG algorithmic pattern generator
  • the output pattern of (1) is once developed and stored in the buffer memory, and interleaving operation is performed by using a plurality of combinations of the patterns, thereby enabling high-speed pattern generation without occurrence of one cycle of dummy.
  • FIG. 9 has three algorithmic pattern generation units PG1, PG2 and PG3. These three PG1, PG2, PG3 operate by an interleave control method.
  • PG1 to PG3 are composed of control circuits (CTL) 207 to 209, ALPG 201 to 203, counters 210 to 212, and memories (PDB) 204 to 206.
  • CTL control circuits
  • ALPG 201 to 203 ALPG 201 to 203
  • counters 210 to 212 counters 210 to 212
  • PDB memories
  • the algorithmic pattern generator has a CPU 215, a memory 216, a common bus 249, an interface (IZF) 214, and a multiplexer (MUX) 213, in addition to PG1 to PG3.
  • PG1 to PG3 and the CPU 215 and the memory 216 mutually exchange data and control signals via the common bus 249 and the I / F 214.
  • FIG. 10 shows a time chart of an interleave operation in writing and reading to and from data development memories (PDB) 204 to 206 in PG1 to PG3.
  • PDB data development memories
  • ALPG201 outputs an algorithmic pattern by a microprogram control method.
  • PD B204 stores the algorithmic pattern generated from ALPG201.
  • Counter 210 is a counter for addressing PDB 204.
  • CT L 207 is a counter 210, ALP G 201, MUX 213 is controlled.
  • the low-speed clock (CK-L) 244 and the high-speed clock (CK-H) 245 can be selectively input from outside.
  • the low-speed clock is used as a write clock
  • the high-speed clock is used as a read clock.
  • the ALPG 201 is operated by using the low-speed clock (CK-L) 244, and the output pattern 217 is stored in the PDB 204.
  • the storage address 238 of the PDB 204 is sequentially added by the low-speed clock (CK-L) 244, with the output 238 of the power counter 210 previously cleared by the clear input (CLR) 229 as the start address.
  • the output of the ALPG will be input with the counter output as address-.
  • the final address at this time is given from the LD input of the counter 210 from the CPU 215 through the IZF 214, and when the counter value matches this value, the count-up signal (C / U) 235 is output.
  • the count-up signal (C / U) 235 outputs the control signal 226 of the ALPG 201 through the CTL 207, and stops the data output of the ALPG 201.
  • the CTL 207 issues a clear signal 229, clears the counter 210, and at the same time, switches the clock input to the counter 210 from the low-speed clock 244 to the high-speed clock 245, and reads the PDB 204 with the switching signal 252 to read mode. Mode.
  • the PDB 204 outputs the AL PG output according to the output address 238 of the counter 210 that operates with the high-speed clock.
  • the pattern data will be output from PDB 204.
  • PDB 204 which simply reads out data, can operate several times faster than AL P G201, which has a complicated configuration.
  • the output from the PDBs 204 to 206 is switched by the multiplexer MUX 213 in the primary order, whereby the algorithmic pattern output 250 can be continuously obtained at the PDB readout speed.
  • the next output pattern of ALP G201 needs to generate a pattern following the number of steps generated in PDB 204 to 206. Therefore, the data necessary for the registers in the AL PG 201 is written from the CPU 215 at the time of tr of PG 1.
  • the algorithmic pattern is generated by performing the processing of Hama calculation according to a predetermined procedure, and before executing the operation as shown in FIG. During the tr period, what data is given is given by the capacity of PDB 204-206 It is possible to generate patterns only for the PDB from the middle of jumping over a certain number of steps.
  • the ALPG output can be directly used as the PG output instead of the hybrid type (AL PG + PDB) as in this embodiment. It is conceivable to provide such a data output path, and the same operation is possible even if the counters 210 to 212 do not count up but count down.
  • the PDB used in this example can be used as a memory that stores and generates random pattern data for general logic LSI testing. It can be used and has a wide range of applications.
  • a high-speed test pattern without a dummy cycle can be generated, and a high-speed memory test can be performed.
  • the low-speed large-capacity memory shown in the embodiment of FIG. 1 or the algorithmic pattern generation unit shown in the embodiment of FIG. 9 can be arbitrarily increased or decreased, and the optimum test pattern can be obtained.
  • a generator can be configured.

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Description

明 細 書
テストパターン発生装置
技 術 分 野
本発明は L S I等の半導体試験装置に係り、 特にマイクロプ 口セッサ等の試験に使用される長大な数のテストパターンを高 速で発生するに好適なテストパターン発生装置に関する。
背 景 技 術
一般に、 マイク口プロセッサ等のロジック L S Iの試験に際 しては、 予めテストパターンを試験装置のメモリに格鈉してお き、 これを高速で読み出すことによってテストパターンを発生 している。
近年、 マイクロプロセッサの高速化 ·高機能化に伴い、 その 試験には長大な数のテストパターンを非常な高速で発生させる ことが必要となってきている。 低速で大容量を持つメモリを用 いそ高速にテストパターンを読み出すための最も有効な手段と してインターリーブ動作が知られている。 この手法を採用した テストパターン発生器として、 例えば特開昭 54— 128646号公報 に開示された装置が知られる。 通常、 ロジック L S I等の試験 においては、 テストパタ一ンの頫次読み出しに限らず、 同一の テストパターンを繰り返し読み出す機能や読み出し頫序を分岐 させる機能等が必要とされる。 先の従来例では、 これらの機能 をもたせる為、 低速大容量メモリをインターリーブ動作させ、 この出力を髙速小容量メモリに格納し、 ここで繰り返し読み出 しゃ分岐読み出し等を行なう構成となっている。 しかし、 この 構成では、 高速メモリの容量を越えての分岐が不可能である等、 テストパターンを完全に任意の頫序で読み出せるものではない。
発 明 の 開 示
本発明の目的は、 長大な数のテストパターンを任意の頫序で 高速に読み出し発生することが可能なテストパターン発生装置 5 を提供することにある。
本発明は、 インターリーブ動作する低速大容量メモリの他に、 高速小容量メモリを設け、 このメモリに分岐後のテストパター ンを予め記憶させておき、 順次テストパターンを読み出す時は 低速大容量メモリから読み出し、 読み出し煩序に分岐が生じた0 時には高速小容量メモリに切り換え、 苒ぴ低速大容量メモリか ら読み出し可能となるまで高速小容量メモリからテス卜パター ンを読み出すようになしたことを特徴とする。
. 図面の箇単な説明 .
' 第 1図は本発明によるテストパターン発生装置の一実施例を5 示す全体構成図、 第 2図は第 1図に示すメモリ内に格納した情 報の説明図、 第 3図は第 1図に示す装置の動作説明図、 第 4図 は第 1図に示す低速メモリ側の詳細構成図、 第 5図は第 4図に 示す回路の詳細動作説明図、 第 6図は第 1図に示す高速メモリ 側の詳細構成図、 第 7図は第 6図に示す回路の詳細動作説明図、 0 第 8図は W A I T数の算出説明図、 第 9図は本発明の他の実施 例を示す構成図、 第 1 0図は第 9図に示す装置の動作説明図で ある。
発明を実施するための最良の形態 以下、 本発明の一実施例を図面を参照して説明する。
5 第 1図はテストパターン発生装置の全体構成図である。 テス トパターン発生装置は、 本実施例では 4個の低速大容量メモリ 11， 12， 13, 14と高速小容量メモリ 50とからデータを読み出す 為に、 低速大容量メモリ 11， 12, 13, 14をインターリーブ動作 させるインターリーブ制御器 20及び選択器 61と、 読み出しに分 岐が生じた場合に高速小容量メモリ 50からデータを読み出すよ うに制御する高速メモリアクセス制御器 40とを備え、 更に、 分 岐時に、 再び低速大容量メモリ 11， 12, 13, 14からのデータ読 み出しが可能となるまでの間、 データ読み出しを低速大容量メ モリ 11， 12, 13, 14側から高速小容量メモリ 50側に切り換えて おく切換制御器 30及び選択器 62を備えている。
第 2図に、 低速大容量メモリと高速小容量メモリに格納され るテストパターン例を示す。 第 2図に示すテストプログラムは、 各メモリ 11， 12, 13, 14, 50に格納されるテストパターンと、 その読み出し頗序を制御するシーケンス命令とからなる。 こ'こ で、 シーケンス命令の NO Pは続くアドレスに進む事を指示し、 J UMPは分岐を指示している。 第 2図の例では、 アドレス 0 → 1→ 2→9→ 1 3→ 14→ 1 5→…の頫で各々に対応したテ ストパターンが読み出し発生される。 このようなテストパター ンを第 1図に示した実施例に格鈉する場合、 第 2図に示すよう になる。
即ち、 低速メモリの場合はインターリーブ動作を行なうため、 低速大容量メモリ 11， 12, 13， 14の煩に、 アドレス 0， 1， 2， 3に各々対応したテストパターンが格納される。
また、 高速メモリは分岐時にのみ使用されるので、 テストプ ログラムの J UMP命令に対応した分岐先のテストパターン、 図示の例ではアドレス 9， 1 3のテストパターンが格納される。 さらに、 高速メモリからの読み出しは、 分岐実行後に再び低速 メモリからの読み出しが可能となるまで続くようにしてある。 つまり、 第 1図に示した実施例では、 低速メモリの 4ウェイィ ンターリーブを行なっているため、 分岐実行後、 最長の場合で も 4サイクル後には低速メモリからの読み出しが可能である。 そこで本実施例では、 高速メモリに、 分岐後 3'サイクル分のテ ストパターンを格鈉しておく。 第 2図に示したように、 テスト プログラム中、 アドレス 9の分岐と、 アドレス 1 3への分岐が 存在するため、 高速メモリにはアドレス 9への分岐に対応し、 アドレス 9， 1 0 , 1 1のテストパターンを格鈉し、 アドレス 1 3への分岐に対応し、 アドレス 1 3， 1 4， 1 5のテストノヽ0 ターンを格鈉する。
この構成によリ、 連続したァドレスよリ順次デ タを読み出 す場合は、 インターリーブ動作する低速大容量メモリから読み 出し、 分岐が生じた場合には、 再び低速大容量メモリからデー タを読み出せる状態になるまでの間、 高速小容量メモリからデ ータを読み出す。 この読み出し動作を第 3図により説明する。 第 2図に示すテストプログラム例に従つて発生されるァドレ ス0→ 1→2は連続したアドレスであるため、 各々低速メモリ 11， 12， 13と煩にアクセスを行なう。 次のアドレス 9は分岐が 生じたため、 低速メモリは待ち状態 （W A I Tサイクル） とな リ、 高速メモリ 50側に切り換えてアクセスを行なう。 次のアド レス 1 3も分岐であるため、 引き続き高速メモリ 50よリアクセ スする。 次に読み出すべきテストパターンはアドレス 1 4のものであ る。 ここで読み出し可能な頫番にある低速メモリは低速大容量 メモリ 14であるが、 この低速大容量メモリ 14内にはァドレス 1 4に対応したテストパターンは格納されていない （第 2図参照） 。 従って、 髙速小容量メモリ 50から引き続きアドレス 1 4のテ ストパターンの読み出しが行なわれる。
次に読み出すべきアドレス 1 5に対応したテストパターンは、 低速大容量メモリ 14内に格納されている。 従って、 このサイク ル以後は、 再び低速大容量メモリ側からテストパターンを穎次 読み出すことが可能となる。 そこで、 アドレス 1 5， 1 6， 1 7， …は、 低速大容量メモリ 14 , 11， 12 , …から傾に読み出す。 ここで低速メモリはインターリーブ動作しているため、 テスト パターンの出力はァ.クセス開始より数サイクル分遅れることに なる。
このように本発明 特徵は、 低速メモリからの読み出しが可 能か否かの判断と、 その切り換え制御にある。
なお第 1図において、 100 はインターリーブ制御器 20， 切換 制御器 30及び高速メモリアクセス制御器 40に供給されるク口ッ ク信号、 111， 112， 113 , 114はそれぞれ低速大容量メモリ 11， 12 , 13， 14からの出力データ、 120 はインターリーブ制御器 20 に供給されるアドレス信号、 121， 122 , 123 , 124はインターリ ーブ制御器 20から各低速大容量メモリ 11， 12， 13， 14へのアド レス信号、 129 はインターリーブ制御器 20から選択器 61への選 択信号、 130 は切換制御器 30に供耠される切換制御信号、 131， 132 は切換制御器 30からインターリーブ制御器 20及び高速メモ リアクセス制御器 40への切換信号、 133 は切換制御器 30から選 択器 62への選択信号、 140 は高速メモリアクセス制御器 40に供 給される圧縮アドレス信号、 141 は高速メモリアクセス制御器 40から高速小容量メモリ 50へのアドレス信号、 150， 161はそれ ぞれ高速小容量メモリ 50， 選択器 61からの出力データ、 162 は 選択器 62からの出力データである。
第 4図は第 1図に示す低速メモリ側の詳細構成図で、 第 5図 はその動作説明図である。
4ウェイインターリーブ動作を行なう低速大容量メモリ 11， 12， 13， 14は、 通常 1サイクルづっアクセスタイミングがずれ るので、 各メモリ 11〜14には各々アドレスを保持するレジスタ 23〜26を設けている。 そして選択器 61は低速大容量メモリ 11〜 14からの.出力 111〜114を頗に選积出力する。
レジスタ 23〜26及び選択器 61の制御は、 本実施例では 4ゥェ ィインタ二リーブ動作であるため、 2ビッ トのカウンタ 21によ り行なう。 レジスタ 23〜26への口ードイネ一ブル制御信号 125 〜： 128 は、 カウンタ 21の出力をデコーダ 22でデコードしたもの である。 選択器 61への選択信号 129 は、 カウンタ 21の出力をデ ィ レイレジスタ 27により遅延させたものである。 そして、 カウ ンタ 21へのカウントイネ—ブル信号 131 を制御することにより、 低速メモリのインターリーブ動作を待ち状態 （W A I Tサイク ル） にする。
第 6図は第 1図に示す高速メモリ制御側及び切換制御器 30の 詳細構成図で、 第 7図はその動作説明図である。 前述したよう に、 4ウェイインターリーブ動作を行なう本実施例では、 分岐 後において、 最長の場合は 3サイクルまで連続して高速メモリ からテストパターンのデータが読み出される。 このため、 高速 メモリを 3つの高速メモリ 51， 52 , 53で構成し、 各高速メモリ 51 , 52， 53の出力を、 分岐後サイクルを追う毎に選択器 43によ り順次選択するようにしてある。 これらの高速メモリ 51， 52 , 53は、 レジスタ 41によってアドレス指定され、 レジスタ 41は分 岐が生じるたびに J U M P信号 130- 2 (本例では、 この信号が 第 1図の信号 132 に対応する） によって次の圧縮アドレス 140 にその内容が更新される。 圧縮ァドレスは各々の分岐命令に対 応している。
なお、 第 6図に示す回路では、 上述のように高速メモリ 50を 3つの高速メモリ 51， 52， 53で構成した関係上、 第 1図には示 していない高速メモリ出力選択回路 40， を追加している。
カウンタ 42は選択信号 142 により選択器 43の選択指定を行な い、 分岐が生じる度に J U M P信号 130- 2 によってクリャされ るものである。 ディ レイレジスタ 44は高速メモリ 51， 52， 53の 出力 151， 152 , 153 のタイミング、 つまり選択器 43の出力 154 のタイミングを前述の低速メモリの出力タイ ミングとそろえる ためのものである。
切換制御器 30のダウンカウンタ 32は、 通常の状態において 0 を出力している。 また、 一 1 Z P A S S回路 33は、 ダウンカウ ンタ 32の出力 134 が 0の時はそのまま 0を出力し、 それ以外の 時は一 1 した値を出力する。 分岐が生じた場合、 もしダウン力 ゥンタ 32の値が 0ならば、 ァダー 31はその分岐固有の W A I T 数 130- 1 をそのままダウンカウンタ 32にロードし、 ダウンカウ ンタ 32はそれ以後のサイクルで値が 0になるまでダウンカウン 卜する。 分岐時に、 もしダウンカウンタ 32の出力値 134 が 0で なかったならば （連続分岐時） 、 その値から一 1 した値に分岐 固有の WA I T数をァダー 31で加えた値をダウンカウンタ 32に ロードする。 このダウンカウンタ 32の値が 0の時、 0検出信号 135 (第 1図のカウントイネーブル信号 131 と同一信号） が出 力される。 この 0検出信号 135 を用いて高速メモリと低速メモ リの切り換えを行なう。 ディ レイレジスタ 34はメモリの出カタ イミングと切換タイミングをそろえるためのものである。
第 8図は第 6図及び第 7図で用いた分岐固有の W A I丁数の 算出方法を示した説明図である。 一例として本実施例では 4ゥ エイインターリーブを示したので、 ここでは N-4である。 ま ' た、 アドレス 2からアドレス 9への分岐は、 K= 2， 'L = 9で あるから、 分岐に固有の WA I T数は、
N- C CL - (K+ 1) ] /N] mod
=4 - [ [ 9 - (2 + 1) ] / ] mod
= 4 - [6/4] mod =4 - 2 = 2
である。 ここで [AZB] mod は、 Aを Bで割った剰余を示し ている。
本実施例では、 一 1 ZP A S S回路 33とァダー 31を使用して WA I T数を補正することにより、 連続した分岐を可能として いる。 連続分岐時の補正した WA I T数は、
補正 WA I T数 = 残り WA I T数一 1 +固有 WA I T数 で与えられる。 第 6図及び第 7図で説明したように、 この補正 WA I T数は実時間で計算するものであり、 これによつて、 連 続分岐もダミ一サイクルなしに実行可能であることが第 6図及 び第 7図の説明よリ明らかである。
本実施例ではインターリーブ数を 4ウェイとしたが、 これに 限るものではない。 インターリーブの制御方法も本実施例に限 定されるものではない。 また高速メモリとして本実施例では 3 サイクル分のテストパターンを読み出すために、 3つのメモリ を並列にアクセスする方法を示したが、 これに限定されること なく 1つの高速メモリのアドレスビッ トによって区別してもよ い 0 '
本発明によれば、 テストパターンを格納した低速大容量メモ リを Nウェイインターリーブ動作させ、 高速メモリに分岐後の テストパターンを予め格納しておいて分岐が生じた時に高速メ モリから必要なテストパターンを読み出すようにしたので、 速大容量のパターンバッファを得ることができる。 また、 分岐 · が生じて 速メモリからのパターンの読み出しがあった時、 低 速大容量メモリからのパターンの読み出しが可能となるまで、 引き続き高速メモリからのパターンの読み出しを可能としたの で、 ランダムなアクセスを行なってもダミーサイクルを生じる ことはなく、 しかもバッファの容量が 1 Z Nに減少することも ない。
さて、 上記実施例の考え方に基づいてアルゴリズミックパタ ーン発生装置の実現も可能である。 以下、 それについて説明す る。 第 9図はアルゴリズミックパタ一ン発生装置の実施例を示 す構成図、 第 1 0図はその動作説明図である。 即ち第 9図の実 施例は、 アルゴリズミックパターン発生器 （以下 A L P Gと略 す） の出力パターンを一度バッファメモリに展開して蓄え、 か つこの組合せを複数台用いてインターリーブ動作させることに より、 ダミ一サイクルの発生なしに高速パターン発生を可能に したものである。
第 9図の実施例は、 3個のアルゴリズミ ックパターン発生ュ ニッ ト P G 1， P G 2 , P G 3を持つ。 この 3個の P G 1， P G 2 , P G 3はインターリーブ制御方式によって動作する。 P G 1〜P G 3は、 コントロール回路 （CT L) 207〜209， A L P G201〜203, カウンタ 210〜212， メモリ （P D B) 204〜206 より成る。
アルゴリズミ ックパターン発生装置は、 P G 1〜： P G 3以外 に、 C PU215 ， メモリ 216 ， 共通バス 249 ， インターフエ一 ス （ I ZF) 214 ， マルチプレクサ （MUX) 213 を持つ。 P G 1〜P G 3と C PU215 ， 'メモリ 216 とは、 共通バス 249 及 び I /F214 を介して、 データ及び制御信号の相互の交信を行 なう。
第 1 0図は、 P G 1〜P G 3内のデータ展開用のメモリ （P DB) 204〜206への書き込み、 読み出しにおけるインターリー ブ動作のタイムチヤ一トを示す。
P G 1〜P G 3は同一構成より成るため、 P G 1を代表して 詳細に説明する。 AL P G201 は、 マイクロプログラム制御方 式によってアルゴリズミックパターンを出力する。 P D B204 は、 AL P G201 から発生したアルゴリズミ ックパターンを格 鈉する。 カウンタ 210 は、 P D B 204 のアドレス指定用カウン タである。 CT L 207 はカウンタ 210 ， AL P G201 ， MUX 213 を制御する。
更に、 低速クロック （CK— L) 244 ， 高速クロック （CK 一 H) 245 を外部から選択的に入力せしめるようにした。 低速 クロックは書き込みクロックとして使用し、 高速クロックは読 み出しクロックとして使用する。
フィードバックループを有する A L P Gでは、 ダミーサイク ル防止の点からパイプライン構成による高速化は困難とされて いる。 そのため、 先ず最初に低速クロック （CK— L) 244 を 用いて AL P G201 を動作させ、 その出力パターン 217 を P D B 204 に格納する。 このときの P D B 204 の格鈉アドレス 238 は、 予めクリア入力 （C L R) 229 によリクリアされている力 ゥンタ 210 の出力 238 を先頭アドレスとし、 低速クロック （C K一 L) 244 によって頫次加算されるカウンタ出力をァドレス -として A L P Gの出力が入力されることとなる。 このときの最 終アドレスは、 C P U 215 から I ZF214 を通じてカウンタ 21 0 の L D入力から与えられており、 カウンタ値がこの値に一致 したとき、 カウントアップ信号 （C/U) 235 が出力される。 このカウン トアップ信号 （C/U) 235 は、 CT L 207 を通じ て AL P G201 の制御信号 226 を出力し、 AL P G201 のデー タ出力を停止させる。 この動作と同時に CT L 207 はクリア信 号 229 を発し、 カウンタ 210 をクリアすると同時に、 カウンタ 210 へのクロック入力を低速クロック 244 から髙速クロック 24 5 に切り換え、 P D B 204 を切換信号 252 により読み出しモー ドに切り換える。 これ以後、 P D B 204 は高速クロックで動作 するカウンタ 210 の出力ア ドレス 238 に従って、 AL P G出力 パターンデータを P D B 204 から出力することとなる。 一般的 に、 複雑な構成を持つ AL P G201 に比べ、 単鈍にデータを読 み出すだけの P DB 204 は、 数倍の速度で動作が可能である。
P G 2 , P G 3についても全く同一動作を実行するが、 P G 1， P G 2， P G 3は、 各々インターリーブ動作するために、 AL P G動作時間を 2等分した位相で実行開始するものである。 第 1 0図はその'動作タィミングを示すものであリ、 本実施例は AL P G動作速度に対し、 P D B動作速度が 2倍の場合を示し たものである。 即ち、 P D Bへの書き込み時間を t w， P D B からの読み出し時間を t rとし、 t w= 2 t rとする。 P G 2 は P G 1より t wZ 2遅れた点からスタートし、 P G 3は更に t wZ 2遅れた点からスタートする。
以上のようにして、 PD B 204〜206からの出力を、. マルチプ レクサ MUX213 を頫次切り換えることにより、 連続的'に P D Bの読み出し速度でアルゴリズミックパターン出力 250 を得る ことができる。
このとき、 P G 1に着目すると、 最初の P DB 204 の出力後、 次に発生する A L P G201 の出力パターンは、 P D B 204〜206 で発生させたステップ数の次からのパターンを発生させること が必要となるため、 P G 1の t rの時間に AL P G 201 内のレ ジスタ等に必要なデータを C P U215 から書き込んでいる。 ァ ルゴリズミックなパターンは、 決められた手煩に従って濱算時 の処理を行なって発生させるものであり、 第 1 0図のような動 作の実行前に、 各 A L P G201〜203に対し、 各々の t rの期間、 どのようなデータを与えれば P D B 204〜206の容量で与えられ るステップ数を飛越えた途中からの P D B分だけのパターン発 生を行なわせることは可能である。
結局、 （n X t r) ≥ t wとなる最少の n ( n = 2 , 3， -) に対し、 P Gの必要個数は n + 1となることがわかる。
なお、 以上の説明では t r期間での AL P G内レジスタ等へ のデータ書き込みを C PUから行なっているが、 AL P G自身 で内部的にこれを行なうことも可能である。 一方、 本実施例に は示していないが、 パターン発生速度の遅い場合には、 本実施 例のような （AL P G + P D B) といった、 いわばハイブリツ ド形ではなく、 直接 A L P G出力を P G出力とできるようなデ ータ出力経路を持たせることが考えられ、 更に、 カウンタ 210 〜212 もアップカウン卜ではなく、 ダウンカウントであっても 同様な動作が可能である。
' 本実施例で使用した P D Bは、 一般的なロジック L S I試験 用のランダムパターンデータを格納 ·発生するメモリとして用 いることが可能であり、 メモリ L S I， ロジック L S I兼用の パタ一ン発生システムとしても使用できるものであり、 応用範 囲に広いものである。
産業上の利用可能性
本発明によれば、 ダミーサイクルの発生のない高速のテスト パターンが発生でき， 高速メモリの試験が可能となる。 このと き、 第 1図の実施例で示した低速大容量メモリ、 あるいは第 9 図の実施例で示したアルゴリズミックパターン発生ュニッ トは 任意に増減が可能であリ、 最適なテス トパタ ーン発生装置を構 成することができる。

Claims

請 求 の 範 囲
テストパターンがそれぞれ格鈉され、 インターリーブ動作 する N個の第 1のメモリ群と、 該第 1のメモリ群のインター リーブ動作を制御するインターリーブ制御器と、 上記第 1の メモリ群からの出力データを選択出力する第 1の選択器とか らなる第 1の出力手段と、 分岐後のテストパターンを格納す る第 2のメモリと、 上記第 1の出力手段の第 1のメモリ群の テストパターンの読み出しに分岐が生じた時に上記第 2のメ モリからテストパターンを読み出すように制御するメモリア クセス制御器とからなる第 2の出力手段と、 上記第 1の出力 手段のインタ一リーブ制御器と上記第 2の出力手段のメモリ アクセス制御器とを切換制御する切換制御器と、 上記第 1の 選択器からの出力データと上記第 2のメモリからの出力デ一 タが入力されそれらを選択出力する第 1の選択器とからなる 切換選択手段とを少なくとも備えてなるテストパターン発生 上記第 2のメモリは、 複数個の高速メモリと、 該複数個の 高速メモリの出力データ選択する出力選択回路とで構成した ことを特墩とする請求の範囲第 1項記載のテス卜パタ一ン発 複数個のアルゴリズミックパターン発生ユニットと、 該ュ ニッ 卜から発生するアルゴリズミックパターンを取り込み選 択的に出力するマルチプレクサとを備えるとともに、 上記各 ァルゴリズミックパターン発生ュニッ トは、 アルゴリズミッ クパターン発生器と、 この発生パターンを格納するメモリと. 該メモリの格納アドレスを指示するア ドレス指示手段と、 該 メモリへのデータ入力及びデータ出力を制御するコン トロー ル回路と、 上記メモリから読み出したァルゴリズミックパタ ーンを上記マルチプレクサに送出する手段とよりなるテスト パターン発生装置。
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