JPS59178538A - シフタ回路のアレイ - Google Patents
シフタ回路のアレイInfo
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- JPS59178538A JPS59178538A JP59044769A JP4476984A JPS59178538A JP S59178538 A JPS59178538 A JP S59178538A JP 59044769 A JP59044769 A JP 59044769A JP 4476984 A JP4476984 A JP 4476984A JP S59178538 A JPS59178538 A JP S59178538A
- Authority
- JP
- Japan
- Prior art keywords
- array
- switching means
- circuits
- transistor switching
- coupled
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
友」東り艷
この発明は、一般に、ディジタルデータプロセシングデ
バイスに関するもので、特に、データのバイトをマルチ
プレクスして、有限のサイズのバスの上で、種々のオー
ダーとする、シック回路に関する。
バイスに関するもので、特に、データのバイトをマルチ
プレクスして、有限のサイズのバスの上で、種々のオー
ダーとする、シック回路に関する。
先行技術
パイ１−一スライス・ディジタルデータプロセシングデ
バイスにおいては、データのバイト〈１バイトが８ビツ
ト）を、バイトの１つのオーダーから他のオーターへと
スクランブル（混ぜ合わせ）することが、しばしば行な
われる。ここで用いる” ７１−ター″という用語は、
上位のオーダと下位゛のＡ−ターの位置の比較のような
、データのバイトのディジタル的な位置を示すものであ
る。データの径路に沿って、多重バイトを他のデバイス
やデバイスの他の部分へと転送する必要が生じた場合に
も、パイ１〜のオーダーを再１列して、好まし。
バイスにおいては、データのバイト〈１バイトが８ビツ
ト）を、バイトの１つのオーダーから他のオーターへと
スクランブル（混ぜ合わせ）することが、しばしば行な
われる。ここで用いる” ７１−ター″という用語は、
上位のオーダと下位゛のＡ−ターの位置の比較のような
、データのバイトのディジタル的な位置を示すものであ
る。データの径路に沿って、多重バイトを他のデバイス
やデバイスの他の部分へと転送する必要が生じた場合に
も、パイ１〜のオーダーを再１列して、好まし。
い位置配列ｔ＼とすることが要求される。
ｊ：り特定的には、大容蚤のメモリを有するコンピュー
タシスブームにおい゛Ｃ１ディジタル情報のバイトをグ
ルー２′化して十分に六２：に：なユニツ［・またはワ
ードとし、有効に、エラーの検出と修正とを行なうこと
が望まれる。さらに、ラフ１〜ウエアに過度の束縛を与
えないためには、バイト、ワードの半分またはワードを
、メモリからランダムに選択することが望ましい。すな
わち、メモリアドレシングを整理して、１．２または４
バー７トのコンテｒギュアスグループのいずれをも選択
することを可能にするのである。これを補助するために
、このメモリを奇数および偶数の３２ビツトワードへと
分割する。しかしながら、このような奇数−偶数による
構成は、ソフトウェアとは区別する必要がある。このた
め、バイトのオーダーを再配列して、それらがメモリ中
に書込まれるということを、ソフトウェアが予想するよ
うなオーダーへとすることが要求される。すなわち、そ
のオーダーは、ソフトウェアによって始めから書込まれ
るようなオーダーである。したがって、パイ１〜のオー
ダーを再配列するための回路が必要となる。
タシスブームにおい゛Ｃ１ディジタル情報のバイトをグ
ルー２′化して十分に六２：に：なユニツ［・またはワ
ードとし、有効に、エラーの検出と修正とを行なうこと
が望まれる。さらに、ラフ１〜ウエアに過度の束縛を与
えないためには、バイト、ワードの半分またはワードを
、メモリからランダムに選択することが望ましい。すな
わち、メモリアドレシングを整理して、１．２または４
バー７トのコンテｒギュアスグループのいずれをも選択
することを可能にするのである。これを補助するために
、このメモリを奇数および偶数の３２ビツトワードへと
分割する。しかしながら、このような奇数−偶数による
構成は、ソフトウェアとは区別する必要がある。このた
め、バイトのオーダーを再配列して、それらがメモリ中
に書込まれるということを、ソフトウェアが予想するよ
うなオーダーへとすることが要求される。すなわち、そ
のオーダーは、ソフトウェアによって始めから書込まれ
るようなオーダーである。したがって、パイ１〜のオー
ダーを再配列するための回路が必要となる。
バイトの再配列に用いられる、従来のこのような回路を
第１図に示す。２つの３２ビツトバス１１および１２を
、それぞれ４つのサブバスとし、サブバス１３ないし２
０として、それぞれのバスの上に供給される４つのパイ
１〜を伝送するように配置するっこのサブバスは、４つ
の６４−８マルチプレクサ回路２２．２３，２４６よぴ
２５の入力端子へと接続されている。これらのマルチプ
レクサ回路の８ビツト出力を並列に接続して、３２ビツ
ト出力バス２６を形成させる。４つのマルチプレクサ２
２，２３．２４および２５のそれぞれは、ライン２８．
２９．３０および３１にそれぞれ結合された３つの制御
信号に応答して、それぞれ動作づる。
第１図に示す。２つの３２ビツトバス１１および１２を
、それぞれ４つのサブバスとし、サブバス１３ないし２
０として、それぞれのバスの上に供給される４つのパイ
１〜を伝送するように配置するっこのサブバスは、４つ
の６４−８マルチプレクサ回路２２．２３，２４６よぴ
２５の入力端子へと接続されている。これらのマルチプ
レクサ回路の８ビツト出力を並列に接続して、３２ビツ
ト出力バス２６を形成させる。４つのマルチプレクサ２
２，２３．２４および２５のそれぞれは、ライン２８．
２９．３０および３１にそれぞれ結合された３つの制御
信号に応答して、それぞれ動作づる。
特に、サブバス１３ないし２０はマルチプレクサ２２の
入力端子へと、順次結合されている。すなわち、第１の
サブバス１３の上の第１のパイｌ−は、マルチプレクサ
２２の第１のバー（ト入力端子Ａへと結合され、第２の
サブバス１４の上の第２のバイトは、同じマルチブレク
イック≧２の第２のバイト入力端子Ｂへと結合され、残
りのバイトについても同様である。しかしながら、マル
チプレクサ２３に結合されたザブバスは、マルチプレク
サ２２の順序よりも、１バイトだけシフトしたものとな
っている。すなわち、サブバス１３はマルチプレク４〕
２３の入力端子りへと結合され、１ノブバス１４はマル
チプレクサ−２３の入力端子へへと結合されているなど
である。同様に、マルチプレクサ２４に結合されたサブ
バスは、さらに１バイトだけシフトされており、マルチ
プレクサ２５へ結合されたサブバスはやはり１バイトだ
けシフトされ、バスに対するすべての可能なバイト配列
を尽くしている。
入力端子へと、順次結合されている。すなわち、第１の
サブバス１３の上の第１のパイｌ−は、マルチプレクサ
２２の第１のバー（ト入力端子Ａへと結合され、第２の
サブバス１４の上の第２のバイトは、同じマルチブレク
イック≧２の第２のバイト入力端子Ｂへと結合され、残
りのバイトについても同様である。しかしながら、マル
チプレクサ２３に結合されたザブバスは、マルチプレク
サ２２の順序よりも、１バイトだけシフトしたものとな
っている。すなわち、サブバス１３はマルチプレク４〕
２３の入力端子りへと結合され、１ノブバス１４はマル
チプレクサ−２３の入力端子へへと結合されているなど
である。同様に、マルチプレクサ２４に結合されたサブ
バスは、さらに１バイトだけシフトされており、マルチ
プレクサ２５へ結合されたサブバスはやはり１バイトだ
けシフトされ、バスに対するすべての可能なバイト配列
を尽くしている。
ライン２８ないし３０のＬの制御信号に応答して、マル
チプレクサ２２ないし２５は、このマルチプレクサの出
力端子へと結合させるべき入力端子のセットを選択する
。第１図に示され、上述したシック回路は、多くのクロ
スオーバを有する、非常に多くの入力ラインを必要とす
る。このため、このような回路を集積回路として構成し
た場合には、非常に−太き（かつ遅−い回−路となって
しまう。
チプレクサ２２ないし２５は、このマルチプレクサの出
力端子へと結合させるべき入力端子のセットを選択する
。第１図に示され、上述したシック回路は、多くのクロ
スオーバを有する、非常に多くの入力ラインを必要とす
る。このため、このような回路を集積回路として構成し
た場合には、非常に−太き（かつ遅−い回−路となって
しまう。
１１九」」
この発明の目的は、簡易かつ高速そして経済的なバイト
シフタ回路を提供することである。１つのグループにつ
きＭ個のシック回路を有する、Ｎ個のグループとして配
列されたシフタ回路を備える、アレイを与える。そこで
は、それぞれのシック回路はＰ個のデータ入力端子、Ｐ
個の制御入力端子およびＰ個の出力端子を有している。
シフタ回路を提供することである。１つのグループにつ
きＭ個のシック回路を有する、Ｎ個のグループとして配
列されたシフタ回路を備える、アレイを与える。そこで
は、それぞれのシック回路はＰ個のデータ入力端子、Ｐ
個の制御入力端子およびＰ個の出力端子を有している。
ここで、文字Ｎ、ＭおよびＰは、整数を表わす。１つの
グループの中のＭ個のシック回路のそれぞれにおｔづる
、Ｐ ｔｊの出力端子のそれぞれは、それぞれ互いに結
合されて、アレイのＮＸＰ個の出力端子を形成づ−る。
グループの中のＭ個のシック回路のそれぞれにおｔづる
、Ｐ ｔｊの出力端子のそれぞれは、それぞれ互いに結
合されて、アレイのＮＸＰ個の出力端子を形成づ−る。
さらに、この発明のアレイに用いるそれぞれのシフタ回
路（１、それぞれＰ行Ｐ列のトランジスタスイッチング
手段を備えており、そのそれぞれは、入力および出力端
子ならびに制御エレメントを有している０１つの列の中
のそれぞれのスイッチング手段の制御ニレメン１〜は、
Ｐ個の制御入力端子のうちの対応する１つへと結合され
−（いる。１つの行の中のそれぞれのトランジスタスイ
ッチング手段の入力端子は、Ｐ個のデータ入力端子のう
らの対応する１つへと結合されておシ１．１つの列の中
のそれぞれの１〜ランジスタス・イツチング手段の出力
端子は、Ｐ個の制御入力端子に供給される制御信号に応
じてその位置がシフトづる、Ｐ個の出力端子のうちの対
応する１つへと結合され−（いる。
路（１、それぞれＰ行Ｐ列のトランジスタスイッチング
手段を備えており、そのそれぞれは、入力および出力端
子ならびに制御エレメントを有している０１つの列の中
のそれぞれのスイッチング手段の制御ニレメン１〜は、
Ｐ個の制御入力端子のうちの対応する１つへと結合され
−（いる。１つの行の中のそれぞれのトランジスタスイ
ッチング手段の入力端子は、Ｐ個のデータ入力端子のう
らの対応する１つへと結合されておシ１．１つの列の中
のそれぞれの１〜ランジスタス・イツチング手段の出力
端子は、Ｐ個の制御入力端子に供給される制御信号に応
じてその位置がシフトづる、Ｐ個の出力端子のうちの対
応する１つへと結合され−（いる。
旦」しユ刃」」な説明
第２図を参照すると、そこにはこの発明のブロック図が
示されている。レジスタ４０，４１．Ａ２および４３は
、１２８−３２シフタ４４へと結合されている。ブロッ
ク４５は、出］〕ラインｘｏ。
示されている。レジスタ４０，４１．Ａ２および４３は
、１２８−３２シフタ４４へと結合されている。ブロッ
ク４５は、出］〕ラインｘｏ。
Ｘｌ、Ｘ２および×３の上に与えられる、出力状態の種
々の組合せを示している。１つの実施例においては、こ
のレジスタ４０，４．１．４２および４３は、ぞのぞれ
ぞれが、３２ビツトすなわち４バイトをス１〜アするこ
とができる。このそれぞれのバイトは、ここでは、数字
０ないし３を付加した、文字（たとえは”Ａ”）によっ
て示されている。たとえば、レジスタ４ｏの中にストア
されている第１のバイ［・はＡＯとして示され、第２の
バイトはＡ１として示されている、などである。
々の組合せを示している。１つの実施例においては、こ
のレジスタ４０，４．１．４２および４３は、ぞのぞれ
ぞれが、３２ビツトすなわち４バイトをス１〜アするこ
とができる。このそれぞれのバイトは、ここでは、数字
０ないし３を付加した、文字（たとえは”Ａ”）によっ
て示されている。たとえば、レジスタ４ｏの中にストア
されている第１のバイ［・はＡＯとして示され、第２の
バイトはＡ１として示されている、などである。
シフタ４４は、レジスタ４０．４１．４２および４３の
中にストアされているパイ１へのオーダーの種々の配列
を、入力ライン４．６，４７．’／１８おＪ：び４９に
供給される制御信号に応じて、出力ラインＸＯ，Ｘｉ、
Ｘ２およびＸ３へと供給する機能を果たず。典型的には
、このシフタ４４は、バイト−スライスのデータ経路を
有りるようなディジクルデータプロセシングシスラムに
おいて有用であり、そこでは、データを配列の秤・ｔの
Ａ−ターへどスクランブルすることがあり、好ましいＡ
−ターＩ＼と再配列する８敦が生ずる。このレジスタ／
１０．４１．４２および４３は、図解のためにのみ示さ
れでいるのであって、この発明の本質的な部分ではない
ことを注意してほしい。また、出力ラインＸＯ，Ｘ１．
Ｘ２およびＸ３の上に現われるバイトは、例示のための
みのもの１−あることにも注意してほしい。
中にストアされているパイ１へのオーダーの種々の配列
を、入力ライン４．６，４７．’／１８おＪ：び４９に
供給される制御信号に応じて、出力ラインＸＯ，Ｘｉ、
Ｘ２およびＸ３へと供給する機能を果たず。典型的には
、このシフタ４４は、バイト−スライスのデータ経路を
有りるようなディジクルデータプロセシングシスラムに
おいて有用であり、そこでは、データを配列の秤・ｔの
Ａ−ターへどスクランブルすることがあり、好ましいＡ
−ターＩ＼と再配列する８敦が生ずる。このレジスタ／
１０．４１．４２および４３は、図解のためにのみ示さ
れでいるのであって、この発明の本質的な部分ではない
ことを注意してほしい。また、出力ラインＸＯ，Ｘ１．
Ｘ２およびＸ３の上に現われるバイトは、例示のための
みのもの１−あることにも注意してほしい。
ここで第３図を参照すると、バレルシフタ５０が示され
ており、これは、シフタ／′１４を形成Ｊるに際して用
いられる、基本的な構成ブロック（ある。典型的には、
このバレルシフタ５０は、０チヤネルのエンハンスメン
トモードのＭ ＯＳ Ｆ Ｅ ’ｌ−８（金属酸化物半
導体電界効果型トランジスタ）のマトリックスである。
ており、これは、シフタ／′１４を形成Ｊるに際して用
いられる、基本的な構成ブロック（ある。典型的には、
このバレルシフタ５０は、０チヤネルのエンハンスメン
トモードのＭ ＯＳ Ｆ Ｅ ’ｌ−８（金属酸化物半
導体電界効果型トランジスタ）のマトリックスである。
このバレルジッタ５０を形成するために、０ＭＯ３また
はｐＭＯ８技術のいずれもまた、用いることができると
いうことに注意して（よしい。゛バレルシフタ″という
用語は、ここでは、次の文献により特定的に記載されて
いる、フルヂプレクス機能を行なう回路各意味するもの
としＣ用いる； Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ ｐｕ
ｂｌｉｓｈｉｎ！１Ｃｏｍｐａｎｙによって発行された
、Ｃａｒｖｅｒ Ｍｅａ（Ｉ Ｊ３よびｌ−ｙｎｎ Ｃ
ｏｎｗａｙを著者と４−る、” Ｖ Ｌ ＳＩシスｊム
入閂°′という教科書の、１５７頁およびその次の頁。
はｐＭＯ８技術のいずれもまた、用いることができると
いうことに注意して（よしい。゛バレルシフタ″という
用語は、ここでは、次の文献により特定的に記載されて
いる、フルヂプレクス機能を行なう回路各意味するもの
としＣ用いる； Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ ｐｕ
ｂｌｉｓｈｉｎ！１Ｃｏｍｐａｎｙによって発行された
、Ｃａｒｖｅｒ Ｍｅａ（Ｉ Ｊ３よびｌ−ｙｎｎ Ｃ
ｏｎｗａｙを著者と４−る、” Ｖ Ｌ ＳＩシスｊム
入閂°′という教科書の、１５７頁およびその次の頁。
特に、第１の列のＭ ＯＳ Ｆ Ｅ Ｔ−ＳであるＱ１
０゜Ｑｌｌ、Ｑ１２Ｊ３よびＱｌ３のゲート電極は、制
ｒｌｌ信号入カライン４６の制御信号ライン４６ａへと
結合されＬいる。第２の列のＭ ＯＳ Ｆ Ｆ Ｔ ｓ
であるＱ’７ ｌｉ （Ｊ１５．Ｑｌ ６およびＱｌ７
のゲート Ｋは、制御信号ライン４．６ｂへと結合され
ており：第３の列のＭＯ８ＦＥＴＳであるＱｌ８゜Ｑｌ
９．Ｑ２０およびＱ２１のゲート電極は、制御信号ライ
ン４６０へと結合されており；そして、第４の列のＭＯ
８ＦＥＴｓであるＱ２２．Ｑ２３゜Ｑ２４およびＱ２５
のグー１〜電極は、制御信号ライン４６ｄへと結合され
ている。
０゜Ｑｌｌ、Ｑ１２Ｊ３よびＱｌ３のゲート電極は、制
ｒｌｌ信号入カライン４６の制御信号ライン４６ａへと
結合されＬいる。第２の列のＭ ＯＳ Ｆ Ｆ Ｔ ｓ
であるＱ’７ ｌｉ （Ｊ１５．Ｑｌ ６およびＱｌ７
のゲート Ｋは、制御信号ライン４．６ｂへと結合され
ており：第３の列のＭＯ８ＦＥＴＳであるＱｌ８゜Ｑｌ
９．Ｑ２０およびＱ２１のゲート電極は、制御信号ライ
ン４６０へと結合されており；そして、第４の列のＭＯ
８ＦＥＴｓであるＱ２２．Ｑ２３゜Ｑ２４およびＱ２５
のグー１〜電極は、制御信号ライン４６ｄへと結合され
ている。
Ｑ１０．Ｑｌ４．Ｑｌ８．Ｑ２２ （ｔなわち、ＭＯ８
ＦＥＴＳの第１の行）のソース端子（すなわち、入力端
子）は、Ａレジスタ（レジスタ４０）の中にストアされ
ている第１のバイｔ−”ＡＯ”の第１のピッ１〜”ａＱ
”へと結合される。同様に、Ｑｌｌ、Ｑｌ５．Ｑｌ９お
よびＱ２３のソース端子は、△レジスタの中にストアさ
れている第２のバイト′″Ａ１″の第１のピッド’ａ８
”へと結合され：Ｑ１２．Ｑ１６．Ｑ２０およびＱ２４
のソース端子は、Ａレジスタの中にストアされている第
３のバイト△２″の第１のビット“’８１６”へと結合
され；そして、Ｑｌ３．Ｑｌ７．Ｑ２１およびＱ２５の
ソース端子は、Ａレジスタの中にストアされている第４
のバイト’ Ａ ３ ”の第１のピッドａ２４”へと結
合されている。
ＦＥＴＳの第１の行）のソース端子（すなわち、入力端
子）は、Ａレジスタ（レジスタ４０）の中にストアされ
ている第１のバイｔ−”ＡＯ”の第１のピッ１〜”ａＱ
”へと結合される。同様に、Ｑｌｌ、Ｑｌ５．Ｑｌ９お
よびＱ２３のソース端子は、△レジスタの中にストアさ
れている第２のバイト′″Ａ１″の第１のピッド’ａ８
”へと結合され：Ｑ１２．Ｑ１６．Ｑ２０およびＱ２４
のソース端子は、Ａレジスタの中にストアされている第
３のバイト△２″の第１のビット“’８１６”へと結合
され；そして、Ｑｌ３．Ｑｌ７．Ｑ２１およびＱ２５の
ソース端子は、Ａレジスタの中にストアされている第４
のバイト’ Ａ ３ ”の第１のピッドａ２４”へと結
合されている。
第４の列のＭＯ８ＦＥＴＳであるＱ２２．Ｑ２３、Ｑ２
４およびＱ２５のソース端子は、バレルシフタ５０の出
力ラインＸＯ，Ｘ８．Ｘ１６およびＸ２４へとそれぞれ
結合されている。第３の列のＭＯ８ＦＥＴｓｒあるＱｌ
８．Ｑ’１ ！’）、Ｑ２０およびＱ２１のソース端
子は、出力ライン×２４゜ＸＯ，Ｘ８およびＸ１６へと
、それぞれ結合されている。′ｌＡ言すれば、第３の列
のソース端子用ツノは、第４の列のソース端子出力の位
階に比べて、１つだ（プ右へとシフトされている。ここ
て、パ右パとは、区内を通常の状態で見た場合の、普通
の意味として用いられた用語である。同様に、第２の列
のソース端子出力は、第３の列の位置から１つだけ右へ
とシフトされている。最後に、第１の列のソース端子出
力は、第２の列の位置に比べて、 −１つだけ右へとシ
フトされている。
４およびＱ２５のソース端子は、バレルシフタ５０の出
力ラインＸＯ，Ｘ８．Ｘ１６およびＸ２４へとそれぞれ
結合されている。第３の列のＭＯ８ＦＥＴｓｒあるＱｌ
８．Ｑ’１ ！’）、Ｑ２０およびＱ２１のソース端
子は、出力ライン×２４゜ＸＯ，Ｘ８およびＸ１６へと
、それぞれ結合されている。′ｌＡ言すれば、第３の列
のソース端子用ツノは、第４の列のソース端子出力の位
階に比べて、１つだ（プ右へとシフトされている。ここ
て、パ右パとは、区内を通常の状態で見た場合の、普通
の意味として用いられた用語である。同様に、第２の列
のソース端子出力は、第３の列の位置から１つだけ右へ
とシフトされている。最後に、第１の列のソース端子出
力は、第２の列の位置に比べて、 −１つだけ右へとシ
フトされている。
したがって、士述した議論かられかるように、制御信号
４５ｄがハイレベルとなっており、他方、他の制御ライ
ン４６ａ、４６ｂおよび４６ｃがローレベルとなってい
る場合には、入力ラインａＱ。
４５ｄがハイレベルとなっており、他方、他の制御ライ
ン４６ａ、４６ｂおよび４６ｃがローレベルとなってい
る場合には、入力ラインａＱ。
ａ８．ａ１６おにびａ２４に供給されるデータのピッｌ
−は、そのままのオーダーで、ＸＯ，Ｘ８゜Ｘ１６およ
びＸ２４へと、それぞれ現われてくる。
−は、そのままのオーダーで、ＸＯ，Ｘ８゜Ｘ１６およ
びＸ２４へと、それぞれ現われてくる。
このシフト動作は、第４図に示した図を参照づることに
よって、より完全に理解できるであろう。
よって、より完全に理解できるであろう。
この第４図においては、４６ｄに隣接した第１の列にお
ける、上述した動作を示（７？いる。制御信号ライン４
６０がハイレベルにあるときには、データのビットａｏ
、ａ８．ａ１６およびａ２４は、右Ｉ＼と１つだけシフ
トされて、ピッｔ−ａＯは、より高いＡ−グーの位置（
Ｘ２４）へとループバックされる。その他の制御信号は
、これと同様な態様で、入力ヒツトのシフトをもたらす
。
ける、上述した動作を示（７？いる。制御信号ライン４
６０がハイレベルにあるときには、データのビットａｏ
、ａ８．ａ１６およびａ２４は、右Ｉ＼と１つだけシフ
トされて、ピッｔ−ａＯは、より高いＡ−グーの位置（
Ｘ２４）へとループバックされる。その他の制御信号は
、これと同様な態様で、入力ヒツトのシフトをもたらす
。
ここで第５図を参照すると、シフタ４４（第２図参照〉
が、ブロック図の形式で示されており、ここでは、シッ
ク５０のようなバレルシフタが多重されＣアレイとなる
ように配列されている。ここに示した実施例では、バレ
ルシフタ５０−１゜５０−２．５０−３および５０−４
は、バイト八〇、Ａ１．Ａ２．Ａ３．８０．１３−１．
・・・Ｃ２，Ｃ３のそれぞれの第１のヒラ１へを受取る
ように配置されている。バレルシフタ５０−ｎ 、５０
−ｍ 。
が、ブロック図の形式で示されており、ここでは、シッ
ク５０のようなバレルシフタが多重されＣアレイとなる
ように配列されている。ここに示した実施例では、バレ
ルシフタ５０−１゜５０−２．５０−３および５０−４
は、バイト八〇、Ａ１．Ａ２．Ａ３．８０．１３−１．
・・・Ｃ２，Ｃ３のそれぞれの第１のヒラ１へを受取る
ように配置されている。バレルシフタ５０−ｎ 、５０
−ｍ 。
５０−ｐおよび５０−Ｑは、これと同じバイトのセラ］
へのそれぞれの最後のビットを受取るように配置されて
いる。したがって、この実施例では、１つのセラ１へに
ついて４つのこのようなシックが存在するような、バレ
ルシフタの８つのセットが存在する１人力に他の配列を
与えることによつＣ１種々のＰｉ果が生じ得ることに注
意されたい。
へのそれぞれの最後のビットを受取るように配置されて
いる。したがって、この実施例では、１つのセラ１へに
ついて４つのこのようなシックが存在するような、バレ
ルシフタの８つのセットが存在する１人力に他の配列を
与えることによつＣ１種々のＰｉ果が生じ得ることに注
意されたい。
制御入力信号ライン４６は、バレルシフタ５〇−１・・
・５０−ｎへと結合され、ライン４７は、バレルシフタ
５０−２・・・５０−Ｉｎに結合され、ライン４８は、
バ１ノルシフタ５０−３・・・５０−１１へと精きされ
、そして、ライン４９は、バ１ノルシフタ５０−４・・
・５０−ｐへと結合されている。
・５０−ｎへと結合され、ライン４７は、バレルシフタ
５０−２・・・５０−Ｉｎに結合され、ライン４８は、
バ１ノルシフタ５０−３・・・５０−１１へと精きされ
、そして、ライン４９は、バ１ノルシフタ５０−４・・
・５０−ｐへと結合されている。
シックのセラｉ−ごとの４つのバ１ノルシフタの出力端
子は、互いに結合されて、１つのセットについて４つの
出力端子を形成するようになっている。
子は、互いに結合されて、１つのセットについて４つの
出力端子を形成するようになっている。
第１のセラ１−を参照すると、バレルシフタ５〇−１，
５０−２、５０−３１１３−１：び５０−４の出力端子
は、互いに結合されて、出力端子ＸＯ，Ｘ８゜Ｘ１６お
よびＸ２４を形成している。次の４つのバレルシフタ（
図示せず）は、同様に結合されて、出力端子Ｘ１．Ｘ９
．Ｘｌ ７ｉ［Ｊ：びＸ２５を形成し、以下同様である
。第５図に示した実施例においては、括弧ＸＯは下位の
オーダーのバイトを表わし、これは、第５図かられかる
ように、出力端子ＸＯ，Ｘ８．Ｘｉ ６．Ｘ２４．Ｘ’
１．Ｘ９．Ｘ１７、およびＸ２５を含んでいる。括弧×
１は、次に上位のオーダーのバイトを表わしており、×
２、ＸＩＯ，Ｘ１８．Ｘ２６．Ｘ３．ＸＩ １．Ｘ１９
およびＸ２７を含んでいる。括弧ｘ２およびｘ３は、図
示されているように、残りのバイトを表現している。そ
れぞれのバイトにおける、種々の他のビットの組合せを
、容易かつ希望通りに、達成することができる。
５０−２、５０−３１１３−１：び５０−４の出力端子
は、互いに結合されて、出力端子ＸＯ，Ｘ８゜Ｘ１６お
よびＸ２４を形成している。次の４つのバレルシフタ（
図示せず）は、同様に結合されて、出力端子Ｘ１．Ｘ９
．Ｘｌ ７ｉ［Ｊ：びＸ２５を形成し、以下同様である
。第５図に示した実施例においては、括弧ＸＯは下位の
オーダーのバイトを表わし、これは、第５図かられかる
ように、出力端子ＸＯ，Ｘ８．Ｘｉ ６．Ｘ２４．Ｘ’
１．Ｘ９．Ｘ１７、およびＸ２５を含んでいる。括弧×
１は、次に上位のオーダーのバイトを表わしており、×
２、ＸＩＯ，Ｘ１８．Ｘ２６．Ｘ３．ＸＩ １．Ｘ１９
およびＸ２７を含んでいる。括弧ｘ２およびｘ３は、図
示されているように、残りのバイトを表現している。そ
れぞれのバイトにおける、種々の他のビットの組合せを
、容易かつ希望通りに、達成することができる。
この発明を、好ましい実施例に関して、特に示し、説明
してきたが、この発明の精神と範囲とを逸脱することな
く、前に述べたような変形や、他の変形を、その形式お
よび詳細において行なうことができるということは、当
業者によって理解されるであろう。したがって、この発
明の範囲は、添付した請求範囲によってのみ制限される
ことを意図する。
してきたが、この発明の精神と範囲とを逸脱することな
く、前に述べたような変形や、他の変形を、その形式お
よび詳細において行なうことができるということは、当
業者によって理解されるであろう。したがって、この発
明の範囲は、添付した請求範囲によってのみ制限される
ことを意図する。
第１図はこの発明によって解決された課題を、従来技術
ににつて給酸した場合のブロック図である。 第２図はこの発明のソロツク図である。 第３図はこの発明において用いられる個々のバレルジッ
タの図解図である。 第４図は第３図に示したバレルシフタの動作を示す表を
表わした図である。 第５図はこの弁明のより詳り、いフ′ロック図である。 図において、１１および１２はバス、１３ないし２０は
サブバス、２２ないし２５はマルヂブ１．／クサ回路、
４０ないし４３はレジスタ、４４は１２８−３２シフタ
、４０．５０−１１．５０−＋ｎ 。 ５０− ｐおよび５０−０はバレルシフタを示す。 特許出願人 バロース・コーポレーション（・“ （ほか２名） ”１４ｏ′・− ＦＩＧ、３゜ ＦＩＧ、４゜ 手続補正書（方式） 昭和５９年４月２７日 特許庁長官殿 ２、発明の名称 シック回路のアレイ ３、補正をブーる者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス （番地なし） 名 称 バ［］−ス・コーポレーション代表者 ウ
ォルター・ジェイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３Ｍ９＠ 八千代第一
ビル電話 大阪（０６）３５１−６２３９ （代）氏名
弁理士（６４７４）深見久部 −・＝へ６、補正の対象 図面全図 ７、補正の内容 濃墨で描いた図面企図を別紙のとおり補充致します。な
お内容についての変更はありません。 以上
ににつて給酸した場合のブロック図である。 第２図はこの発明のソロツク図である。 第３図はこの発明において用いられる個々のバレルジッ
タの図解図である。 第４図は第３図に示したバレルシフタの動作を示す表を
表わした図である。 第５図はこの弁明のより詳り、いフ′ロック図である。 図において、１１および１２はバス、１３ないし２０は
サブバス、２２ないし２５はマルヂブ１．／クサ回路、
４０ないし４３はレジスタ、４４は１２８−３２シフタ
、４０．５０−１１．５０−＋ｎ 。 ５０− ｐおよび５０−０はバレルシフタを示す。 特許出願人 バロース・コーポレーション（・“ （ほか２名） ”１４ｏ′・− ＦＩＧ、３゜ ＦＩＧ、４゜ 手続補正書（方式） 昭和５９年４月２７日 特許庁長官殿 ２、発明の名称 シック回路のアレイ ３、補正をブーる者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、デトロイトバ
ロース・ブレイス （番地なし） 名 称 バ［］−ス・コーポレーション代表者 ウ
ォルター・ジェイ・ウィリアムス４、代理人 住 所 大阪市北区天神橋２丁目３Ｍ９＠ 八千代第一
ビル電話 大阪（０６）３５１−６２３９ （代）氏名
弁理士（６４７４）深見久部 −・＝へ６、補正の対象 図面全図 ７、補正の内容 濃墨で描いた図面企図を別紙のとおり補充致します。な
お内容についての変更はありません。 以上
Claims (13)
- （１） グループごとにＭ個のシフタ回路を含む、Ｎ個
のグループとなるように配列された、シック回路のアレ
イであって、前記シック回路のそれぞれは、Ｐ個のデー
タ入力端子、Ｐ個の制御入力端子およびＰＩＩＵの出力
端子を有しており、ここでＮ、ＭおよびＰは整数であり
、前記グループ中のＭ個のシック回路の前記Ｐ個の出力
端子のそれぞれは、それぞれ互いに結合されて、前記ア
レイのＮＸＰ個の出力端子を形成する、シフタ回路の７
レイ。 - （２） 前記シック回路のそれぞれはトランジスタスイ
ッチング手段のＰ行］〕列を織え、前記トランジスタス
イッチング手段のそれぞれは、入力エレメント、出力エ
レメントおよび制御エレメントを有し、前記列の中のそ
れぞれの前記スイッチング手段の前記制御エレメントは
前記制御入力端子の対応する１つへと結合されており、
前記行の中のそれぞれの前記１−ランジスタスイッチン
グ手段の前記入力エレメントは、前記データ入力端子の
うちの対応する１つへと結合されており、そして、前記
列の中のイれぞれの前記トランジスタスイッチング手段
の出力エレメントは、前記制御入力端子へと与えられる
ｌｌＪ御信号に応じて位置がシフトした、前記出力端子
のうちの対応する１つへと結合される、特許請求の範囲
第１項記載のシック回路のアレイ。 - （３） 前記トランジスタスイッチング手段のそれぞれ
はＭＯＳＦＥＴである、特許請求の範囲第２項記載のシ
ック回路のアレイ。 - （４） 前記トランジスタスイッチング手段のそれぞれ
ＬＪ：ＭＯ８ＦＥｌ−のベアである、特許請求の範囲第
２項記載のシック回路のアレイ。 - （５） 前記Ｎは８であり、前記Ｍは４であり、そして
、前記Ｐは４であって、前記アレイは１２８−３２シフ
タである、特許請求の範囲第２項記載のシフタ回路のア
レイ。 - （６） 前記Ｎは８であり、前記Ｍは１であり、そして
前記Ｐは４である、特許請求の範囲第２項記載のシック
回路のアレイ。 - （７） グループごとにＭ個のシック回路を有づる。Ｎ
個のグループとなっているバレルシフタ回路のアレイで
あって、前記バレルシフタ回路のそれそ′れはＰ個のデ
ータ入力端子、Ｐ個の制御入力端子およびＰ個の出力端
子を有（，７、ごこでＮ。 Ｍおよびｐ ｔ；Ｌ整数であり、グループの中の前記バ
レルシフタ回路の前記出力端子のそれぞれはそれぞれ互
いに結合されて、前記アレイのＮＸＰ出力端子を形成し
、前記バレルシフタ回路はＰ行Ｐ列のトランジスタスイ
ッチング手段を備え、前記トランジスタスイッチング手
段は入力エレメント、出力エレメントおよび制御エレメ
ントを有し、前記列の中のそれぞれの前記スイッチング
手段の前記制御エレメントは、前記制御入力端子のうち
の対応する１つへと結合されており、前記行の中のそれ
ぞれの前記１−ランジスタスイツヂング手段の前記入力
エレメントは前記データ入力端子のうちの対応する１つ
へと結合されており、そして、前記列の中のそれぞれの
前記トランジスタスイッチング手段の前記出力エレメン
トは、前記制御入力端子に与えられる制御信号に応じて
位置がシフトした、前記出力端子の対応する１つへと結
合される、バレルシフタ回路のアレイ。 - （８） データのバイトをマルチブレクスして前記バイ
トの配列の種々のオーダーとする回路配列における、バ
レルシフタ回路のアレイであって、前記バレルシフタ回
路のアレイは、グループごとにＭ個のシフタ回路を有す
るＮ個のグループへと配列され、前記バレルシフタ回路
のそれぞれは、Ｐ個のデータ入力信号とＰ個の制御入力
信号とを受取って、前記Ｐ個の出力端子へと前記Ｐ個の
出力信号を与えるように配置されており、ここでＮ。 ＭおよびＰは整数であり、前記グループの中の前記バレ
ルシフタ回路の前記出力端子のそれぞれは、それぞれ互
いに結合されて、前記アレイのＮＸＰ出力端子を形成す
る、バレルシフタ回路のアレイ。 - （９） 前記シフタ回路のそれぞれはトランジスタスイ
ッチング手段のＰ行Ｐ列を備え、前記トランジスタスイ
ッチング手段のそれぞれは入力エレメント、出力エレメ
ントおよび制御エレメントを有し、前記列の中のそれぞ
れの前記スイッチング手段の前記制御エレメントは制御
入力端子のうちの対応する１つへと結合されており、前
記行の中のそれぞれの前記スイッチング手段の前記入力
エレメントは前記データ入力端子のうちの対応する１つ
へと結合されており、そして、前記列の中のそれぞれの
前記トランジスタスイッチング手段の前記出力ニレメン
１〜は、前記制御入力端子へと与えられる制御信号に応
じてその位置がシフトされた、前記出力端子のうちの対
応ｊ′る１つへと結合される、特許請求の範囲第８項記
載のバレルシフタ回路のアレイ。 - （１０） 前記トランジスタスイッチング手段のそれぞ
れはＭＯＳＦＥＴである、特許請求の範囲第９項記載の
バレルシフタ回路のアレイ。 - （１１） 前記トランジスタスイッチング手段のそれぞ
れはＭＯ８ＦＥＴＳのペアである、特許請求の範囲第９
項記載のバレルシフタ回路のアレイ。 - （１２） 前記Ｎは８であり、前記Ｍは４であり、そし
て前記Ｐは４であって、前記アレイは１２８−３２シフ
タである、特許請求の範囲第９項記載のバレルシフタ回
路の７レイ。 - （１３） 前記Ｎは８であり、前記Ｍは１であり、そし
て前記Ｐは４である、特許請求の範囲第９項記載のバレ
ルシフタ回路のアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/473,274 US4512018A (en) | 1983-03-08 | 1983-03-08 | Shifter circuit |
| US473274 | 1983-03-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178538A true JPS59178538A (ja) | 1984-10-09 |
Family
ID=23878883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59044769A Pending JPS59178538A (ja) | 1983-03-08 | 1984-03-07 | シフタ回路のアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4512018A (ja) |
| EP (1) | EP0122016A3 (ja) |
| JP (1) | JPS59178538A (ja) |
| CA (1) | CA1211576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62135931A (ja) * | 1985-12-10 | 1987-06-18 | Canon Inc | ビツトシフト回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736361A (en) * | 1984-12-28 | 1988-04-05 | Gte Laboratories Incorporated | Digital switching system with two-directional addressing rams |
| US4797852A (en) * | 1986-02-03 | 1989-01-10 | Intel Corporation | Block shifter for graphics processor |
| EP0236615B1 (en) * | 1986-02-06 | 1992-11-11 | Mips Computer Systems, Inc. | Functional units for computers |
| JPH0337715A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | ビット順反転回路 |
| KR100262438B1 (ko) * | 1991-05-08 | 2000-08-01 | 가나이 쓰도무 | 연산장치 및 이것을 사용한 비트필드조작 연산방법 |
| US5477543A (en) * | 1994-08-03 | 1995-12-19 | Chromatic Research, Inc. | Structure and method for shifting and reordering a plurality of data bytes |
| US5673321A (en) * | 1995-06-29 | 1997-09-30 | Hewlett-Packard Company | Efficient selection and mixing of multiple sub-word items packed into two or more computer words |
| DE19647156A1 (de) * | 1996-11-14 | 1998-05-20 | Siemens Ag | Mehrstufige Multiplexeranordnung |
| US6904062B1 (en) * | 1999-04-23 | 2005-06-07 | Waytech Investment Co. Ltd. | Method and apparatus for efficient and flexible routing between multiple high bit-width endpoints |
| US20050188182A1 (en) * | 1999-12-30 | 2005-08-25 | Texas Instruments Incorporated | Microprocessor having a set of byte intermingling instructions |
| ITBO20020400A1 (it) | 2002-06-21 | 2003-12-22 | Jobs Spa | Macchina utensile |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133381A (en) * | 1974-09-13 | 1976-03-22 | Nippon Sheet Glass Co Ltd | Itajobutsu no tobunsetsudanjoki |
| JPS5539215A (en) * | 1978-09-09 | 1980-03-19 | Osaka Gas Co Ltd | Method and apparatus for filtration |
| JPS57143637A (en) * | 1981-03-03 | 1982-09-04 | Toshiba Corp | Multibit shift circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3821480A (en) * | 1973-05-29 | 1974-06-28 | Datatrol Inc | Multiplexer system |
| FR2376572A1 (fr) * | 1976-12-30 | 1978-07-28 | Roche Alain | Circuits de conversion serie-parallele et de multiplexage ou de conversion parallele-serie et de demultiplexage pour des multiplex numeriques |
| US4317198A (en) * | 1979-12-26 | 1982-02-23 | Rockwell International Corporation | Rate converting bit stream demultiplexer and multiplexer |
| JPS56162145A (en) * | 1980-05-17 | 1981-12-12 | Nec Corp | Data arranging circuit |
| US4467444A (en) * | 1980-08-01 | 1984-08-21 | Advanced Micro Devices, Inc. | Processor unit for microcomputer systems |
| CA1165897A (en) * | 1980-12-23 | 1984-04-17 | Steven M. O'brien | High speed byte shifter and error checking circuits |
| JPS57141751A (en) * | 1981-02-27 | 1982-09-02 | Nippon Telegr & Teleph Corp <Ntt> | Shift circuit |
| US4409683A (en) * | 1981-11-18 | 1983-10-11 | Burroughs Corporation | Programmable multiplexer |
-
1983
- 1983-03-08 US US06/473,274 patent/US4512018A/en not_active Expired - Lifetime
-
1984
- 1984-03-06 CA CA000448917A patent/CA1211576A/en not_active Expired
- 1984-03-06 EP EP84301456A patent/EP0122016A3/en not_active Withdrawn
- 1984-03-07 JP JP59044769A patent/JPS59178538A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133381A (en) * | 1974-09-13 | 1976-03-22 | Nippon Sheet Glass Co Ltd | Itajobutsu no tobunsetsudanjoki |
| JPS5539215A (en) * | 1978-09-09 | 1980-03-19 | Osaka Gas Co Ltd | Method and apparatus for filtration |
| JPS57143637A (en) * | 1981-03-03 | 1982-09-04 | Toshiba Corp | Multibit shift circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62135931A (ja) * | 1985-12-10 | 1987-06-18 | Canon Inc | ビツトシフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1211576A (en) | 1986-09-16 |
| EP0122016A2 (en) | 1984-10-17 |
| US4512018A (en) | 1985-04-16 |
| EP0122016A3 (en) | 1988-04-20 |
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