JPS62226226A - 浮動小数点丸め正規化回路 - Google Patents

浮動小数点丸め正規化回路

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JPS62226226A JP61070117A JP7011786A JPS62226226A JP S62226226 A JPS62226226 A JP S62226226A JP 61070117 A JP61070117 A JP 61070117A JP 7011786 A JP7011786 A JP 7011786A JP S62226226 A JPS62226226 A JP S62226226A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、浮動小数点データの丸め正規化演算を実行す
る回路の構成に関し、特に高速な浮動小数点演算を意図
し、２の補数表現の数値データに対し並列に丸め、正規
化及びオーバーフローに伴う訂正機能等を含む演算処理
を行う回路に関する。
従来の技術 浮動小数点演算では数表現範囲は確保されるが精度を保
つためには正規化処理、丸め処理が必要になる。またこ
れらの処理中に発生するオーバーフローの訂正処理など
を含めるとその処理は複雑で、この処理に伴う時間とハ
ードウェア量は相反関係にあることが多い。特に高速な
演算処理では、ハードウェアが１１コ犬になり、形式化
されたデータ表現を探ることも困難である。
一般的に、２の補数表現のデータは高速な数値演算処理
に有利であるので、浮動小数点データ表現の中にもこれ
を取入れることも可能である。高速浮動小数点演算で無
限大、無効データ等の細かい例外処理を伴わない機能に
おいても、丸め正規化処理ルーチンは仮数データのビッ
トパターンを解読し、先行の“０″或いは１”検出、こ
の値に応じてシフト量の制御信号を生成することが提案
されている。
こうした動作は一般にシフトアンドカウント（ＳＡＣ）
と呼ばれ、例えば特願昭５８−８２０７９号には、シフ
）ｆｆｌを制御する制御線を直接出力するビットパター
ン解読回路が開示されている。このシフト１制御信号に
応じて仮数部データの左シフトをする。この仮数部デー
タの左シフトは高速演算処理ではバレルシフタ等で並列
に処理される。同時にシフト量に応じた値を指数部より
差し引く、また差し引きにより指数部アンダーフローが
発生した場合の訂正を行う。
次に四捨五入の丸め処理では、仮数部の切捨て桁のビッ
トパターンに応じての加算演算、仮数部オーバーフロー
が発生した場合、仮数部を１ビット右に引き戻しシフト
を行い指数部に１を加算する処理等を行う。この加算処
理でもオーバーフロー処理などが必要である。
これらの丸め処理と正規化処理は、一般に、関連した動
作機能として扱われることが多く、これらの処理は仮数
部のオーバーフロー訂正、後回機能、指数部のオーバー
・アンダーフロー訂正、データ貼付は機能を伴っている
。
発明が解決しようとする問題点 上述した浮動小数点丸め正規化処理を高速に実行する演
算回路は並列ハードワイヤード論理で構成されるが、オ
ーバーフロー訂正は演算処理の結果に応じて処理を開始
することから高速動作のネックになるだけでなく、多く
の付加的ハードウェアを要し、これも又、ＬＳＩ（大規
模集積回路）で演算処理を構成する場合においてもデバ
イス動作のスピード障害ともなっていた。
本発明の目的は、上記した従来技術の問題を解決するこ
とにあり、より詳細にはハードウェア量も少なく、演算
速度の高い浮動小数点丸め正規化回路を提供することに
ある。
問題点を解決するための手段 本発明は、被正規化データの仮数部データビットパター
ンを解読し、先行する“０”或いは“１”を検出し、こ
れに対応するビットをアクティブにする制御信号を作り
、この制御信号によってバレルシフタ等の正規化処理回
路のシフト値入力端子に直接入力して仮数ビットを左シ
フトする様操作するシフト後、加算機により丸め処理を
行う。
丸め処理は仮数データの切捨て桁のビットによって操作
される加算処理であるが、これと同時に、加算処理でオ
ーバーフローの発生の有無を検出し、オーバーフローが
生じた場合、結果を１ビット右に引き戻す。
また正規化処理回路の制御信号はエンコードされ、この
シフトに応じたデジタル値の２の補数を出力し、この出
力と、オーバーフロー情報を示す信号と被正規化データ
の指数部データとを加算器で演算するよう構成されてい
る。
正規化による仮数部左シフトに伴う指数ｇ３データから
のシフト量の減算演算と、仮数部データの丸め処理に伴
うオーバーフロー訂正に因る指数部データの加算゛演算
とをエンコーダ出力をこの補数にすることで単一の加算
回路で可能にし、演算回路のハードウェア量を削減し、
演算の回数を削減することで演算速度においても著しく
有効である。
実施例 次に本発明を添付の図面を参照して実施例により説明す
る。第１図は本発明の１実施例に従う丸め正規化処理回
路の構成ブロック図である。人力データは指数部８ビッ
ト、仮数部２４ビットのデータで、これを正規化し、仮
数部を１６ビットで丸め処理して指数部、仮数部で合計
２４ビットのデータとして出力する。
参照番号１は、仮数部データのビットパターンを解読し
、先行のＯ″または°゛１”を検出し、これに応じたシ
フト値の制御信号を生成する回路である。一方、仮数デ
ータは正規化回路２に人力される。この正規化処理回路
２は、制御信号に基づき仮数部データをシフトするバレ
ルシフタから構成される。
バレルシフタ２は正規化処理後の上位１７ビットを出力
し、その最下位ビットのビットパターンに応じてビット
パターン検出回路３がその繰り上げまたは切り捨てを判
断する。丸め処理４はＡＬＵ等の加算演算可能な演算ユ
ニットから構成され、バレルシフタ２の出力の上位１６
ビットとビットパターン検出回路３の出力との加算処理
を行う。オーバーフロー検出回路５は、この加算処理の
オーバーフローを検出し、丸め処理回路４の出力を受け
るシフクロを制御する。
一方、エンコーダ７は制御信号生成回路１からの制御信
号をエンコードし、シフト量に応じたデジタル値の２の
補数を出力する。
指数８１≦データの正規化、丸め処理回路８は被正規化
データの指数部データ１２と、エンコーダ７の出力１４
と、オーバーフロー検出回路５の出力とを人力とし、こ
れらを加算処理するＡＬＵ等で構成されている。この加
算処理でのオーバーフローは第２のオーバーフロー検出
回路９で検出され、その出力は、シフタ等で構成される
指数部データの訂正回路１０に入力される。
次に、上記に構成を説明した本発明の実施例の動作につ
いて説明する。
本実施例においては、上記の如く、入力データは２４ビ
ットの仮数部データ１１および８ビットの指数部データ
１２から構成される。これらの仮数部データ１１および
指数部データ１２は共に２の補数で表現され、仮数部デ
ータ１１は非正規化の状態で入力されている。
まず、仮数部データ１１の処理について説明すると、仮
数部データ１１は；ｉｉ制御信号生成回路１およびバレ
ルシフタ２に並列人力される。
制御信号生成回路１は仮数部データのビットパターンを
解読し、先行の“０″あるいは“１”を検出し、これに
応じたシフト量の制御信号１３を生成、出力する。さら
に詳細には、制御信号生成回路１は、仮数部データ１１
の最上位ビットを解読し、当該最上位ビットが１１０１
＋であれば、最上位から先行する”　ｔ　”のビットパ
ターンを検出し、当該最上位ビットが″１”であれば、
最上位から先行す“０″のビットパターンを検出し、制
御信号として先行する“１”または０”が検出されたビ
ット出力だけ“１”で、他は“０”の２４本の制御信号
を出力する。
バレルシフタ２は、制御信号１３により、人力データの
仮数部データ１１を０〜２３ビットシフトするよう構成
されている。即ち、最上位ビットと相違する値の最上位
から先行する“１″または０”のビットが、最上位から
ｎビット目に検出されると、バレルシフタ２は入力デー
タの仮数部１１を（Ｔｌ−２）ビットだけ左シフトする
。換言すると、２４ビットからなる制御信号の“１”の
ビットの最上位からの位置をｎ番目とすると、バレルシ
フタ２は仮数部データ１１を（ｎ−２）だけ左シフトし
て正規化する。
バレルシフタ２はシフト後の仮数部データのうち最上位
から１６ビット目までを出力信号１５としてＡＬＵ４に
出力し、１７ビット目を出力信号１５′　　としてビッ
トパターン検出回路３に出力する。
ビットパターン検出回路３では、１７ビット目の信号１
５“　を１６ビット目に切り上げするか否かを判断する
。例えば、１７ビット目の信号が“１”のときはパ１”
を信号１６としてＡＬＵ４に出力し、“０”のときは０
゛′を出力して、１６ビットの出力信号１５をＡＬＵ４
で加算処理する。ＡＬＬ１４での加算処理でのオーバー
フローはオーバーフロー検出回路５により検出し、その
検出信号１９によりシフタ６が制ｊ卸される。
シフタ６はＡＬＵ４からの１６ビットの信号１７をオー
バーフロー検出信号１９によってシフト処理する。すな
わち、ＡＬＵ４での加算処理でオーバーフローがあった
ときは信号１７を右に１ビットシフトして丸め処理を完
了する。
一方、人力データの指数部データの処理について説明す
ると、制御信号生成回路１からの制御信号１３がエンコ
ーダ７に人力される。エンコーダ７は、制御信号１３が
指示するバレルシフタ２における仮数部データの左シフ
ト数（２−ｎ）のディジタル値の２の補数を信号１４と
して出力する。
第１表を参照して制御信号生成回路１、バレルシフタ２
およびエンコーダ７の動作を説明する。
２４ビットからなる被正規化データの仮数部データの最
上位ビットが“０”のときは、先行する“１”のビット
のみを′１”として、他が“０”の２４ビットの制御信
号１３を生成する。上述したように制御信号１３の最上
位から数えて“１”のビットパターンのビット位置まで
に相当する数をｎとすると、バレルシフタ２は仮数部デ
ータ１１を（ｎ−２）だけ左シフトする。これに対して
エンコーダ７は制御信号１３をエンコードし、左シフト
数（ｎ−２）に相当する５ビットのディジタル値の２の
補数を信号１４として出力する。
入力データの仮数部データ１１の最上位ビットが１″の
ときは、上述の通り、制御信号生成回路は最上位から先
行する“０”を検出し、検出したビットのみを“１”と
し、他は“０”の２４ビットの制御信号を生成する。バ
レルシフタ２およびエンコーダ７の動作は制御信号１３
に基づき、仮数部データの最上位ビットが“０”のとき
と同様である。
（ｎ−２）のディジタル値の２の補数である５ビットの
出力信号１４はＡＬＵ８に入力される。さらに、仮数部
データの正規化、丸め処理回路４０オ一バーフロー検出
回路５のオーバーフロー検出信号１９もＡＬＵ８に入力
される。
ＡＬ［Ｊ８は、入力データの仮数部データ１２と、信号
１４および１９との加算処理を行う。この加算処理での
オーバーフローはオーバーフロー検出回路９で検出され
、オーバーフロー検出信号２４によってシックから構成
される訂正回路ＩＯは、ＡＬＵ８の出力信号２２を１ビ
ットだけ右シフトする。
以上のようにして正規化、丸め処理後の仮数部データ２
０および指数部データ２５が得られる。
発明の詳細 な説明したように正規化処理の仮数部シフト制御信号を
エンコードするとき、シフト量のデータの２の補数を出
力するよう回路を構成することで正規化に伴う指数部の
減算、丸め処理のオーバーフロー訂正に伴う指数部の加
算処理が一つの加算回路で行うとこが可能になり、ハー
ドウェア量を削減するばかりか演算速度においても著し
く有効な構成を提供するものである。
【図面の簡単な説明】
第１図は本発明の浮動小数点丸め正規化回路の一実施例
の構成を示すブロック図である。 （主な参照番号） １・・制御信号生成回路 ２・・バレルシフタ ３・・ビットパターン検出回路 ４・・丸め処理回路、 ５・・オーバーフロー検出回路

Claims (1)

    【特許請求の範囲】
  1. 指数部データおよび仮数部データから成る浮動小数点表
    現の被正規化データの丸め正規化回路であって、仮数部
    データのビットパターンを解読し、正規化処理に要する
    仮数部データのシフト量を検出し、このシフト量に応じ
    シフタ等を制御する制御信号を生成する手段と、前記制
    御信号をエンコードし、シフト量に応じたデジタル値の
    ２の補数を出力するエンコーダと、前記制御信号により
    被正規化データの仮数部データをシフトして正規化する
    シフタと、前記正規化シフト処理後の仮数部データに対
    し、任意ビットに対する丸め処理を行う手段と、該丸め
    処理における仮数部データのオーバーフローを検出する
    手段と、このオーバーフロー発生に応じ仮数部データの
    ビットパターンに対する１ビットのシフト引き戻し処理
    回路と、被正規データの指数部データを、前記エンコー
    ダの出力と、前記丸め処理における仮数部データのオー
    バーフローを検出する手段の出力とに基ずき処理する手
    段とを備えることを特徴とする浮動小数点丸め正規化回
    路。
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