JPS5999542A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPS5999542A JPS5999542A JP57210104A JP21010482A JPS5999542A JP S5999542 A JPS5999542 A JP S5999542A JP 57210104 A JP57210104 A JP 57210104A JP 21010482 A JP21010482 A JP 21010482A JP S5999542 A JPS5999542 A JP S5999542A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- adder
- circuit
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は電子計算機における、浮動小数点数の減算を行
なう演算回路に関する。
なう演算回路に関する。
（２）従来技術と問題点
従来加算器で減算を行なう場合、減数については、該減
数の絶対値の２の補数を作って加算する方法が採られて
いる。そのため、被減数が減数よシ犬であれば演算結果
は正の真数として得られるが、被減数が減数より小であ
るときは、演算結果は角となり数値は補数で得られる。
数の絶対値の２の補数を作って加算する方法が採られて
いる。そのため、被減数が減数よシ犬であれば演算結果
は正の真数として得られるが、被減数が減数より小であ
るときは、演算結果は角となり数値は補数で得られる。
上記２の補数は該数値の１の補数に１を加えれば良く、
１の補数は該数値を反転することによシ容易に得られる
ので、実際には減数を反転して加算器に入力し、更に最
下位ピットに１を加えることによシ２の補数を加算する
のと等測的な処理を行なっている。
１の補数は該数値を反転することによシ容易に得られる
ので、実際には減数を反転して加算器に入力し、更に最
下位ピットに１を加えることによシ２の補数を加算する
のと等測的な処理を行なっている。
浮動小数点数の演算を行なう場合、その結果の仮数部は
真数でなければならないので、仮数部の減算を行なうと
きは、加算器入力の内、小なる数値を反転して入力する
必要がある。しかしこれを予め知ることは困難であるか
ら、実際には、演算をした結果が負となった時、加算器
の入力の内、先に反転した数値を元に戻し、先に反転し
なかった方の入力を反転して再び演算を行なう方法が採
られている。
真数でなければならないので、仮数部の減算を行なうと
きは、加算器入力の内、小なる数値を反転して入力する
必要がある。しかしこれを予め知ることは困難であるか
ら、実際には、演算をした結果が負となった時、加算器
の入力の内、先に反転した数値を元に戻し、先に反転し
なかった方の入力を反転して再び演算を行なう方法が採
られている。
以上述べた従来の加算器では浮動小数点数の減算のとき
、仮数部の演算結果が負になった場合、再度演算を実行
するので、演算速度が非常に遅くなる欠点があった。
、仮数部の演算結果が負になった場合、再度演算を実行
するので、演算速度が非常に遅くなる欠点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、浮動小数点数の仮数部
の減算を高速で行なうことの出来る加算器を提供するこ
とを目的としている。
の減算を高速で行なうことの出来る加算器を提供するこ
とを目的としている。
（４）発明の構成
そして、この目的は本発明によれば特許請求の範囲に記
載のとおシ、２進数間の加算を行なう演算回路において
、演算を実行したとき加算器に入力した数値の最上位ビ
ットよシの桁上けが生ずるか否かを予見する回路を設け
、浮動小数点数の仮数部の減算を行なう場合に、該回路
によシ桁上げが生ずると予見される場合は、最下位ビッ
トに１”を加算１桁上げが生じないと予見される場合は
、加算器出力を反転して出力することを特徴とする演算
回路によシ達成される。
載のとおシ、２進数間の加算を行なう演算回路において
、演算を実行したとき加算器に入力した数値の最上位ビ
ットよシの桁上けが生ずるか否かを予見する回路を設け
、浮動小数点数の仮数部の減算を行なう場合に、該回路
によシ桁上げが生ずると予見される場合は、最下位ビッ
トに１”を加算１桁上げが生じないと予見される場合は
、加算器出力を反転して出力することを特徴とする演算
回路によシ達成される。
（５）発明の実施例
第１図は本発明の１実施例のブロック図であって、１は
加算器、２は最上位ビットからの桁上げの予見回路、３
．６′、４は反転回路、５は桁上げ信号線を示している
。一般に最上位ビットからの桁上げの有無は、最上位ビ
ットから桁上げを生ずる入力Ａと入力Ｂのすべての組合
せおよびキャリイ入力にょシ予見出来る。ただし本図の
場合はキャリイ入力が存在しないので“０”として予見
している。
加算器、２は最上位ビットからの桁上げの予見回路、３
．６′、４は反転回路、５は桁上げ信号線を示している
。一般に最上位ビットからの桁上げの有無は、最上位ビ
ットから桁上げを生ずる入力Ａと入力Ｂのすべての組合
せおよびキャリイ入力にょシ予見出来る。ただし本図の
場合はキャリイ入力が存在しないので“０”として予見
している。
第１図において、浮動小数点数の仮数部の減算を行なう
場合、例えば入力Ａを被減数、入力Ｂを減数とした場合
、入力Ｂを反転回路３′で反転（′１＃の補数を得るた
め）して加算器１に入力する。入力Ａは反転せずにその
まま加算器１に入力する。この時同時に入力Ａおよび入
力Ｂについて最上位ビットからの桁上げの予見回路２が
該桁上げの肩無を監視していて、桁上げが予見されれば
１″を出力する。該゛１″なる信号は加算器１に入力さ
れ最下位のビットに加えられる。これは減算を行なうに
は、一方のデータを２”の補数として加算すべきところ
を入力Ｂを反転することにより１＃の補数としているの
で、これを２”の補数に修正するためである。
場合、例えば入力Ａを被減数、入力Ｂを減数とした場合
、入力Ｂを反転回路３′で反転（′１＃の補数を得るた
め）して加算器１に入力する。入力Ａは反転せずにその
まま加算器１に入力する。この時同時に入力Ａおよび入
力Ｂについて最上位ビットからの桁上げの予見回路２が
該桁上げの肩無を監視していて、桁上げが予見されれば
１″を出力する。該゛１″なる信号は加算器１に入力さ
れ最下位のビットに加えられる。これは減算を行なうに
は、一方のデータを２”の補数として加算すべきところ
を入力Ｂを反転することにより１＃の補数としているの
で、これを２”の補数に修正するためである。
更に該″１ｎなる信号は反転回路４に印加され、信号の
反転を抑止している。これは、最上位ビットからの桁上
げがあると予見されたことは演算結果が正の真数とし得
られる場合なので、加算器の出力をそのまま出力すれば
良いからである。
反転を抑止している。これは、最上位ビットからの桁上
げがあると予見されたことは演算結果が正の真数とし得
られる場合なので、加算器の出力をそのまま出力すれば
良いからである。
最上位ビットからの桁上げの予見回路２の出力が“０″
であるときには、反転回路４の動作は抑止されず、加算
器１の出力は反転されて出力される。これは、この時の
加算器出力は、７人力Ａと入力Ｂの差の絶対値の′１”
の補数となっている（最下位ビットに１＃を加えていな
い）のでこれを反転すれば、真数が得られるからである
。
であるときには、反転回路４の動作は抑止されず、加算
器１の出力は反転されて出力される。これは、この時の
加算器出力は、７人力Ａと入力Ｂの差の絶対値の′１”
の補数となっている（最下位ビットに１＃を加えていな
い）のでこれを反転すれば、真数が得られるからである
。
減算以外の時は、最上位ビットからの桁上けの予見回路
２の出力は０″に固定され、かつ、反転回路４は反転動
作を抑止された状態に保たれる。
２の出力は０″に固定され、かつ、反転回路４は反転動
作を抑止された状態に保たれる。
以上の動作によυ、演算結果が負となった場合に、従来
のように再度演算を行なうことなく、単に加算器出力を
反転するのみで良いので、演算速度が速くなる。
のように再度演算を行なうことなく、単に加算器出力を
反転するのみで良いので、演算速度が速くなる。
第２図は本発明の他の実施例のブロック図であって、３
２ビツトのデータを４ブロツクに分けて演算する場合を
示しておシ、６．〜６４は桁上は予見回路、７１〜７６
および８１〜８４は加算器、９重〜９４は桁上げ回路、
１０．〜１０４はスイッチ回路、１１．〜１１４．１２
．〜１２４．１３Ｉ〜１３４は反転回路である。丑たＡ
Ｘ Ｂはそれぞれ入力データ、Ｓは演算出力でこれらに
付した数字はビット位置を表わしてお１９、Ｈ，〜Ｈ４
ハ当該ブロックへのキャリイ入力がパ１＃の時、上位へ
の桁上げが生ずるなら°′１＃となＹ） 、Ｌ＋□ Ｌ
４は、当該ブロックへのキャリイ入力が０”の時、上位
への桁上けが生ずるなら′１＃となる信号線である。
２ビツトのデータを４ブロツクに分けて演算する場合を
示しておシ、６．〜６４は桁上は予見回路、７１〜７６
および８１〜８４は加算器、９重〜９４は桁上げ回路、
１０．〜１０４はスイッチ回路、１１．〜１１４．１２
．〜１２４．１３Ｉ〜１３４は反転回路である。丑たＡ
Ｘ Ｂはそれぞれ入力データ、Ｓは演算出力でこれらに
付した数字はビット位置を表わしてお１９、Ｈ，〜Ｈ４
ハ当該ブロックへのキャリイ入力がパ１＃の時、上位へ
の桁上げが生ずるなら°′１＃となＹ） 、Ｌ＋□ Ｌ
４は、当該ブロックへのキャリイ入力が０”の時、上位
への桁上けが生ずるなら′１＃となる信号線である。
第２図において、加算器７４では、入力データＡの２４
〜３１ビツトと入力データＢの２４〜３１ビツトが加算
されてその結果がスイッチ回路１０４に導かれている。
〜３１ビツトと入力データＢの２４〜３１ビツトが加算
されてその結果がスイッチ回路１０４に導かれている。
加算器７．には更に”０″が入力されているがこれは外
部からのキャリイ入力が無い場合を意味している。
部からのキャリイ入力が無い場合を意味している。
加算器８４では、加算器７．と異な多入力Ａ１Ｂの他に
′１”が入力されている。これは下位からの桁上げ（キ
ャリイ入力）のある場合であるが、この加算器８４は最
下位のブロックであって、ここでの１＃は１″の補数で
ある演算結果に１″を加えて２＃の補数とするために用
いられるものである。加算器８４の出力もスイッチ回路
１０４に導かれており、これら両顎算器の出力は、入力
の最下位ビットからの桁上げ信号の有無によって、いず
れかが選択されて出力され、更に反転回路１１４を経由
して出力される。該反転回路１１４は、やはシ最上位ビ
ットからの桁上げ信号によって、制御されていて該信号
の有無により、原信号のまま、あるいはそれを反転して
出力する。
′１”が入力されている。これは下位からの桁上げ（キ
ャリイ入力）のある場合であるが、この加算器８４は最
下位のブロックであって、ここでの１＃は１″の補数で
ある演算結果に１″を加えて２＃の補数とするために用
いられるものである。加算器８４の出力もスイッチ回路
１０４に導かれており、これら両顎算器の出力は、入力
の最下位ビットからの桁上げ信号の有無によって、いず
れかが選択されて出力され、更に反転回路１１４を経由
して出力される。該反転回路１１４は、やはシ最上位ビ
ットからの桁上げ信号によって、制御されていて該信号
の有無により、原信号のまま、あるいはそれを反転して
出力する。
桁上は予見回路６４は、入力データＡの２４〜５１ビツ
トと入力データＢの２４〜３１ビツトについて、上位ブ
ロックへの桁上げを生ずるか否かを見ておシ、下位から
のキャリイ入力がある時、上位への桁上げがあれば信号
線Ｈ４を°°１”とし下位からのキャリイ入力がかい時
、上位への桁上けがあれば信号線Ｌ４を１＃とする。
トと入力データＢの２４〜３１ビツトについて、上位ブ
ロックへの桁上げを生ずるか否かを見ておシ、下位から
のキャリイ入力がある時、上位への桁上げがあれば信号
線Ｈ４を°°１”とし下位からのキャリイ入力がかい時
、上位への桁上けがあれば信号線Ｌ４を１＃とする。
桁上げ゛回路９４は、桁上げ予見回路６４の出力および
下位ビットへの１″の加算の有無により、上位への桁上
けを調べて桁上げがあれば°′１”を出力する。これに
よシ、上位のスイッチ回路は、入力データの他に“１ｎ
の加えられた加算器の出力を選択する。
下位ビットへの１″の加算の有無により、上位への桁上
けを調べて桁上げがあれば°′１”を出力する。これに
よシ、上位のスイッチ回路は、入力データの他に“１ｎ
の加えられた加算器の出力を選択する。
このようにして各ブロックでの演算が行なわれるが、最
上位ビットからの桁上げ信号は、桁上げ回路９□から出
力され、一方はスイッチ回路１０４に導かれて、加算器
８４の出力を選択することにより、実質的に最下位ビッ
トに“１″を加えたと同じ結果を得ている。他の一方は
各反転回路１１．〜１１．に導かれ反転動作を制御して
いる。
上位ビットからの桁上げ信号は、桁上げ回路９□から出
力され、一方はスイッチ回路１０４に導かれて、加算器
８４の出力を選択することにより、実質的に最下位ビッ
トに“１″を加えたと同じ結果を得ている。他の一方は
各反転回路１１．〜１１．に導かれ反転動作を制御して
いる。
前述したように最上位ビットからの桁上げがあるときは
加算器の出力は、正の真数であるので、最下位に′１″
を加えることによシ補正すればその値は、直接出力出来
るので、反転回路１１１〜１１４は、反転動作を抑止す
る。
加算器の出力は、正の真数であるので、最下位に′１″
を加えることによシ補正すればその値は、直接出力出来
るので、反転回路１１１〜１１４は、反転動作を抑止す
る。
最上位ビットからの桁上げが生じないときは、加算器の
出力は°゛１＃の補数であるので、これを反転回路１１
＋〜１１４で反転すれば正しい結果が得られる。この時
は最下位ビットに′１″を加えないので、最下位の演算
結果は加算器７４の出力が選択される。
出力は°゛１＃の補数であるので、これを反転回路１１
＋〜１１４で反転すれば正しい結果が得られる。この時
は最下位ビットに′１″を加えないので、最下位の演算
結果は加算器７４の出力が選択される。
（６） 発明の効果
以上詳細に説明したように本発明の加算回路によれば、
浮動小数点数の仮数部の減算に際し、結果が負の場合で
あっても、従来のように再度演算すること無く、加算器
出力を反転するのみで良いから、迅速に演算結果が得ら
れるので効果は犬である。
浮動小数点数の仮数部の減算に際し、結果が負の場合で
あっても、従来のように再度演算すること無く、加算器
出力を反転するのみで良いから、迅速に演算結果が得ら
れるので効果は犬である。
第１図は本発明の１実施例のブロック図、第２図は本発
明の他の実施例のブロック図である。 １・・・・・・加算器、２・・・・・・最上位ビットか
らの桁上げの予見回路、５．３′、４・・・・・・反転
回路、５・・・・・・桁上げ信号線、６．〜６４−・・
・・・桁上げ予見回路、７Ｉ〜７、・・・・・・加算器
、８．〜８４・・・・・・加算器、９．〜９４・・・・
・・桁上げ回路、１０Ｉ〜１０４・・・・・・スイッチ
回路、１１１〜１１６．１２１゛〜１２６．１５．〜１
５．・・・・・・反転回路、ＡｌＢ・・・・・・入力デ
ータ、Ｓ・・・・・・演算出力、Ｈ＋〜Ｈ４・・・・・
・当該ブロックへのキャリイ入力が″１”の時、上位へ
の桁上げが生ずるなら“１＃となる信号線、ＬＩ〜Ｌ４
・・・・・・当該ブロックへのキャリイ入力が“′０”
の時、上位への桁上けが生ずるなら１′″となる信号線
。
明の他の実施例のブロック図である。 １・・・・・・加算器、２・・・・・・最上位ビットか
らの桁上げの予見回路、５．３′、４・・・・・・反転
回路、５・・・・・・桁上げ信号線、６．〜６４−・・
・・・桁上げ予見回路、７Ｉ〜７、・・・・・・加算器
、８．〜８４・・・・・・加算器、９．〜９４・・・・
・・桁上げ回路、１０Ｉ〜１０４・・・・・・スイッチ
回路、１１１〜１１６．１２１゛〜１２６．１５．〜１
５．・・・・・・反転回路、ＡｌＢ・・・・・・入力デ
ータ、Ｓ・・・・・・演算出力、Ｈ＋〜Ｈ４・・・・・
・当該ブロックへのキャリイ入力が″１”の時、上位へ
の桁上げが生ずるなら“１＃となる信号線、ＬＩ〜Ｌ４
・・・・・・当該ブロックへのキャリイ入力が“′０”
の時、上位への桁上けが生ずるなら１′″となる信号線
。
Claims (1)
- ２進数間の加算を行なう演算回路において、演算を実行
したとき加算器に入力した数値の最上位ビットよりの桁
上げが生ずるか否かを予見する回路を設け、浮動小数点
数の仮数部の減算を行なう場合に、該回路によシ桁上げ
が生ずると予見される場合は、最下位ピットに′１″を
加算し、桁上げが生じないと予見される場合は、加算器
出力を反転して出力することを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210104A JPS5999542A (ja) | 1982-11-30 | 1982-11-30 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210104A JPS5999542A (ja) | 1982-11-30 | 1982-11-30 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999542A true JPS5999542A (ja) | 1984-06-08 |
Family
ID=16583874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210104A Pending JPS5999542A (ja) | 1982-11-30 | 1982-11-30 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177542A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 符号補数・符号絶対値併用加減算装置 |
| US4758974A (en) * | 1985-01-29 | 1988-07-19 | American Telephone And Telegraph Company, At&T Bell Laboratories | Most significant digit location |
| JPH02232723A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | ディジタルコンピュータ用パイプライン式浮動小数点加減算器 |
-
1982
- 1982-11-30 JP JP57210104A patent/JPS5999542A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758974A (en) * | 1985-01-29 | 1988-07-19 | American Telephone And Telegraph Company, At&T Bell Laboratories | Most significant digit location |
| JPS61177542A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 符号補数・符号絶対値併用加減算装置 |
| JPH0467650B2 (ja) * | 1985-02-01 | 1992-10-29 | Nippon Electric Co | |
| JPH02232723A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | ディジタルコンピュータ用パイプライン式浮動小数点加減算器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0973089B1 (en) | Method and apparatus for computing floating point data | |
| KR920005226B1 (ko) | 부동 소수점 연산장치 | |
| JP4500358B2 (ja) | 演算処理装置および演算処理方法 | |
| JPS62226226A (ja) | 浮動小数点丸め正規化回路 | |
| JPS6395533A (ja) | 論理回路 | |
| JPS62191926A (ja) | 演算装置 | |
| JPS5999542A (ja) | 演算回路 | |
| US6202078B1 (en) | Arithmetic circuit using a booth algorithm | |
| JPH0346024A (ja) | 浮動小数点演算器 | |
| JPS6225325A (ja) | 絶対値数加減算回路 | |
| JPH0511980A (ja) | 桁あふれ検出方式とその回路 | |
| JP2807170B2 (ja) | 演算装置 | |
| JP2555577B2 (ja) | 演算装置 | |
| KR0176883B1 (ko) | 복소수 승산기 | |
| JPH0799808B2 (ja) | 算術論理演算装置 | |
| JPS595346A (ja) | 演算制御方式 | |
| KR100241074B1 (ko) | 단일명령사이클에서의 A-sin(A)식의 연산 | |
| JP3124286B2 (ja) | 浮動小数点数演算装置 | |
| JPS5960637A (ja) | 浮動小数点演算装置 | |
| JPH05127874A (ja) | 浮動小数点演算装置 | |
| JPH031228A (ja) | 浮動小数点乗算装置 | |
| JPH03245225A (ja) | 浮動小数点加減算装置 | |
| JPS60235241A (ja) | 浮動小数点加算回路 | |
| JPH07200259A (ja) | 演算処理方法および演算処理装置 | |
| JPH02231629A (ja) | 浮動小数点演算装置 |