JPH02232723A - ディジタルコンピュータ用パイプライン式浮動小数点加減算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にディジタル・コンピュータにおいて用い
るための浮動小数点処理装置に関し、更に詳細には、改
良されたパイプライン式浮動小数点加減算器及びこれに
おける減算方法に関する。

〔従来の技術〕

浮動小数点数は、小数部ＦＲＡＣ　（または仮数）、指
数部ＥＸＰ、及び下弐によって定義される数Ｎの符号Ｓ
を表す一続きの連続ビットである。

Ｎ＝ＰＲＡＣ　＊　　２”’　＊　　（−１）’浮動小
数点数を表すための典型的な６４ビ７｝・フォーマット
を下表に示す。

ｌ４ 小数部ＰＲＡＣは５３ビットの正の小数部として表され
、２進小数点は最上位ビットの左に置かれる。小数部Ｆ
ＲＡＣがゼロでない場合には、ＰＲＡＣの最上位ビット
は１となり、従ってこのビットは記憶されない．このビ
ットは「ヒドン・ビットＪ　　（ｈｉｄｄｅｎ　ｂｔｔ
）と呼ばれ、ＦＲＡＣを、５３ビットではなしに、５２
ビットで表すことを可能にする．残りの１２ビットのう
ちの１ビットを用いて符号Ｓを表し、他の１１ビットを
用いて指数部ＥＸＰを表す。

周知のように、２つの浮動小数点数の２進小数点は、こ
れら２つの数の加算または減算の前に整列することが必
要である。この整列は、２つの指数部ＩＥＸＰ＋　　Ｉ
及びＩＥＸＰｇ　　Ｉ（７）相対的大キさを比較し、次
いで、小数部をシフトし、小さい方の指数部（ＥＸＰ＋
　　ＥＸＰｘ　）を右に置くことによってなされる．そ
こで、２つの小数部を加算または減算することができる
。即ち、ＦＲＡＣ，±ＦＲＡＣ．となり、大きい方の指
数部はこの結果の指数として働く。（ｔＪ＆算において
は、減数の２の補数を被減数に加える。）次いで、結果
の和を、最上位ビットが１となるまで小数部を左ヘシフ
トし、従って指数部を減少させることによって、正規化
する。最後に、この結果を、例えば丸め定数を加えるこ
とによって、丸める．上述したステップは、指数部が互
いに異なっている場合には、パイプライン式浮動小数点
加減算器において働＜．シかし、指数部が互いに等しい
大きさである場合には、どちらの数が小さいかが解らず
、これは減算において問題となる。互いに等しい大きさ
の指数部を有する数を減算するための一つの方法は、ど
ちらの数が小さいかを最初に推測することである。しか
し、この推測が誤っていると、正しい数を得るために余
分のステップを追加することが必要となる。他の方法は
、２つの加算器を用いて減算を両方で行い、次いで、後
続のステップにおいて正しい小数部を選定することであ
る．この方法には２つの加算器が必要となるという欠点
があり、また、集積回路上に余分のピンが必要となり、
臨界信号に対する余分の負荷が必要となる。

パイプライン式浮動小数点加減算器において生ずる他の
問題は「スティッキー・ビット」（ｓｔｉｃｋｙ　ｂｉ
ｔ）問題である．即ち、シフトされる数の整列中の切り
捨てのため、この数の最下位ビットの右の一つのビット
が損失となる．この損失に対する補償がないと、加減算
動作の結果は不正確なものとなる。

〔発明が解決しようとする課題〕

本発明の一つの目的は２つの浮動小数点２進数を減算す
るための改良された方法及び装置を提供することにある
。

本発明の他の目的はスティッキー・ビ，ト信号を発生す
るための方法及び装置を提供することにある。

〔課題を解決するための手段〕

２つの浮動小数点２進数を減算するための本発明の方法
及び装置においては、減算のための２つの小数部を整列
させ、前記２つの浮動小数点数の一方の小数部を減数と
して任意指定し、前記指定された小数部の補数を作って
この補数を他方の小数部へ加算し、その結果を正規化し
、その結果が負であるかどうかを測定し、負である場合
には、前記正規化された結果の補数を作り、前記２つの
浮動小数点数の指数部のうちの大きいものを選定し、前
記選定された指数部の値を前記結果の正規化に従って調
節する。

スティッキー・ビットを発生するための本発明の方法及
び装置においては、減算のための２つの小数部を一方を
右へシフトすることによってこれら２つの小数部を整列
させ、前記一方の小数部における連続ゼロの数を、その
シフト前に、最下位ピント位置で始めて、測定し、（１
》前記整列ステップにおいて前記一方の小数部がシフト
される位置の数を、《２》前記一方の小数部におけるゼ
ロの数と比較し、前記連続ゼロの数が前記整列ステップ
においてシフトされる一方の小数部の位置の数よりも小
さい場合にスティッキー・ビット信号を発生させる。こ
のスティッキー・ビット信号は、前記整列ステップ中の
少なくとも１つのセット・ビットの切り捨てを示す。

本発明の他の目的及び利点は、図面を参照して行う以下
の詳細な説明から明らかになる。

〔実施例〕

本発明に対しては種々の変形及び代替形式が可能である
が、以下、本発明の特定の実施例について図面を参照し
て詳細に説明する。しかし、本発明はここに開示する実
施例に限定されるものではなく、特許請求の範囲に記載
のごとき本発明の精神及び範囲内で種々の変形、等価手
段及び代替手段の採用が可能である。

先ず第１図について説明すると、各々が６４ビット浮動
小数点数から成る２つのソース・オペランドＳＱＬＩＲ
ＣＥ．及びＳ　Ｏ　Ｕ　Ｒ　Ｃ　Ｅ　ｚが、ラッチＩＯ
及び１１を介して一対の小数部整列装置１２およびＩ３
へ供給される。オペランドＳＯＵＲＣＥＩ　は、５２ビ
ット小数部ＰＲＡＣ，，１１ビット指数部ＥＸＰ．　、
及び符号ビットＳ１から成る。同様に、オペランドＳＯ
ＵＲＣＥ．は、５２ビット小数部ＦＲＡＣｚ　、１　１
ビット指数部ＥＸＰ．、及び符号ビ７トＳ，から成る。

例示の装置は他のフォーマットの浮動小数点数を処理す
ることもできる。

前述したように、２つのソース・オペランドの２進小数
点を、有意味加算または減算を行う前に整列させなけれ
ばならない。この整列は２つの整列装置ｌ２及び１３に
よって行なわれ、これら整列装置は、最初、ソース・オ
ペランドＳＯＩＪＲＣＥ　，及びＳ　Ｏ　Ｕ　Ｒ　Ｃ　
Ｅ　ｚからＦＲＡＣ．及びＦＲＡＣｔを減算する。次い
で、小さい指数部を有する小数部を所定数の位置だけ右
へシフトすることにより、整列を完成する。この所定数
は、指数部処理装置Ｉ４によって決定される２つの指数
部間の差に等しい。

指数部処理装置１４は、ラソチ１０及びｌ１から２つの
オペランドＳＯＵＲＣＥ，及びＳＯＵＲＣＥｚを受け取
り、１１指数部ビッ｝ＥＸＰ＋及びＥＸＰ．をそれぞれ
のオペランドから抽出し、そして小数部整列装置１２及
び１３に対する１対の６ビット信号を発生する．（実際
上は、２つの整列装置１２及び１３はそれ自体の指数部
減算器を持つことができる。）これら６ビット制御信号
は、小数部Ｆ　Ｒ　Ａ　Ｃ　ｔ及びＦ　Ｒ　Ａ　Ｃ　ｚ
のうちのどれを整列装置１２及び１３内でシフトすべき
かということ、及びシフトの大きさを決定する．　Ｆ　
Ｒ　Ａ　Ｃ　Ｉ整列装置１２へ与えられる制御信号は、
ＥＸＰ，がＥＸＰ２よりも大きい場合にはゼロであり、
ＥＸＰ．がＥＸＰ，よりも大きいかまたはこれに等しい
場合には２つの指数部間の差に等しい。即ち、小数部Ｆ
ＲＡＣＺは、ＥＸＰ，がＥＸＰ，よりも大きい場合には
、ＥＸＰ，とＥ　Ｘ　Ｐ　ｚとの間の差に等しい数の位
置だけ右へシフトされる。

ＦＲＡＣｚ整列装置を与えられる制御信号は、ＥＸＰ．
がＥＸＰＩよりも大きいかまたはこれに等しい場合には
ゼロとなり、ＥＸＰ，がＥＸＰ．よりも大きい場合には
これら２つの指数部間の差に等しくなる。即ち、小数部
ＦＲＡＣＺは、ＥＸＰ，がＥｘｐｚよりも大きい場合に
はＥＸＰ，とＥＸＰｔとの間の差に等しい数の位置だけ
右へシフトされる。従って、これら制御信号の正味の効
果は、小さい小数部を有するソース・オペランドの小数
部を適切な数の２進位置だけシフトし、これら２つのソ
ース・オペランドの小数部を加算また減算させることを
可能にするである。

整列装置１２及び１３から、２つの整列済み小数部ＰＲ
ＡＣ，及びＦＲＡＣｚを１対のラッチｌ６及び１７を介
して小数部加算器１５へ送る。

前述したように、そして後で詳細に説明するように、加
算器ｌ５を用いて２つの小数部Ｆ　Ｒ　Ａ　Ｃ　＋及び
Ｆ　Ｒ　Ａ　Ｃ　２を加算することも、または減算する
こともできる。

加算器ｌ５によって作られた和ＦＲＡＣｓは正規化装置
１８へ送られ、該装置は和ＦＲＡＣ！を、ＦＲＡＣＳを
正規化するのに必要な数の位置だけ左へシフトする。同
時に、正規化装置は制御信号を指数部調整装置１９へ送
る。この指数部調整装置は、２つの指数部ＥＸＰ．及び
ＥＸＰｚのうちの大きい方のものをラッチ２０を介して
受け取る．この大きい方の指数部を，以後、相指数部Ｅ
ＸＰ．と呼ぶ。指数部調整装置ｌ９の目的は、ＥＸＰ．
を、ＦＲＡＣｓが正規化装置■８において左ヘシフトさ
れる位置数に等しい数だけ、減少させることである。正
規化装置１８の出力ＦＲＡＣＮ及び指数部調整装置１９
の出力ＥＸＰ．はいずれも丸め装置２ｌへ送られ、該丸
め装置は、この結果を、丸め定数を加えることによって
丸める。次いで、最終小数部ＦＲＡＣＦ及び最終指数部
ＥＸＰＦは結果を形成するように一組にされ、この結果
はラフチ２２へ送られる。

次に第２図を参照し、加算器Ｉ５、正規化装置ｌ８及び
丸め装置２Ｉの動作を、第２図におけるこれら３つの装
置の略図について詳細に説明ずる．小数部加算器Ｉ５に
おける加算動作に対しては、２つの６４ビット整列済み
小数部ＰＲＡＣ．及びＦ　Ｒ　Ａ　Ｃ　ｔを、通例の加
算器３０において単純加算する．減算動作に対しては、
減算入力端子ＳＵＢにおける制御人力ＳＵＢＦＲＡＣを
主張してＦ’ＲＡＣ，の補数をＦＲＡＣ．に加算する。

即ち、ＦＲＡＣＩ　をＦＲＡＣ．から減算する。重要な
こととして、ＰＲＡＣ．は、Ｆ　Ｒ　Ａ　Ｃ　ｒがＦＲ
ＡＣ！よりも大きいか小さいかとは無関係に、常に減数
として任意指定される。即ち、負の結果は、この装置に
よって適切に取り扱うことができるからである。従って
、互いに等しい指数部を有する浮動小数点数を、単一の
加算器を用い、単一の加算動作を行って、加算または減
算することができる。加算器３０によって作られた結果
はバス３１上で正規化装置１８へ送られる。

後で詳細に説明するように、加算器３０はまた、バス３
１上の数が正であるか負であるかを示す制御信号十／一
を発生する。この制御信号十／一は負の結果に対して主
張される。

正規化装置１８においては、バス３１上の数は、先行０
検出器３２及び先行１検出器３３によって受け取られる
。前述したように、正の浮動小数点数を正規化するには
、小数部を左ヘシフトし、最上位ビット位置に１が現れ
るまで先行０（最上位ビット位置にある）を押し進める
ことが必要である。負数の場合には、相補的正規化動作
を行う。

即ち、小数部を左ヘシフトし、最上位ビット位置に０が
現れるまで先行ｌを押し進める。即ち、第２図の装置に
おいて、先行０検出器３２を用い、正数を正規化するの
に必要な左シフトの数を測定し、そして、先行１検出器
３３を用いて負数に対して同じことを行う．バス３ｌ上
の数が全てｌであるという特殊の場合には、先行１検出
器３３は誤った結果を与える。しかし、この誤りは、後
で詳細に説明するように、丸め装置２１において続いて
生ずるオーバフロー信号によって後で補正される。

２つの検出器３２及び３３の出力はマルチブレクサ３４
へ送られ、このマルチブレクサは、信号＋／−に応答し
て前記２つの検出器の一方の出力を選択する。即ち、信
号十／一が主張される場合には先行１検出器３３の出力
が選択され、バス３１上の数が負であるということを示
す。信号＋／一が主張されない場合には、マルチブレク
サ３４は先行０検出器３２の出力が選択される。マルチ
ブレクサ３４から、前記選択された検出器出力はシフタ
３５へ送られる。このシフタはバス３工からの数を受け
取り、そして、この数を、マルチプレクサ３４からの制
御信号によって指示される位置の数だけ、左へシフトす
る．その結果の正規化済み数ＦＲＡＣＮは、次いで、バ
ス３６上で丸め装置２１へ送られる。シフタ３５につい
ては、第５図について後で詳細に説明する。

マルチブレクサ３４の出力はまた、第１図に示す指数部
調整装置ｌ９へ送られる。指数部調整装置１９において
、指数部ＥＸＰ．は、シフタ３５における指数部ＦＲＡ
Ｃｓの左シフトごとに１ずつディクレメントされる。

再び第２図について説明すると、丸め装置２ｌは加算器
３７を有し、この加算器は丸め定数Ｋを、バス３６上に
受け取られた小数部ＦＲＡＣＮに加える。定数ＫはＦＲ
ＡＣｓ内の最下位ビットの２分の１に等しい．その結果
の丸め済み数ＦＲＡＣＦが加算器３７からの出力バス３
８上に、６４ビットの正規化済み、丸め済みの浮動小数
点２進数として作られる。

以上の説明から解るように、減算動作においては、小数
部ＦＲＡＣ．は、ＦＲＡＣ，が小数部ＦＲＡＣ．よりも
大きいか小さいかとは無関係に、常にＦＲＡＣ！から減
算される。従って、ＦＲＡＣＩがＦＲＡＣｚよりも大き
い場合には、減算動作の結果は負となり、制御信号一／
＋が発生される。この負の結果はまた、ＦＲＡＣ，とＦ
ＲＡＣ！との間の真の差の補数となる。従って、信号一
／＋は加算器３７の減算入力端子ＳＵＢに加えられ、こ
れにより、負の結果が信号一／＋の発生によって示され
ると、Ｆ　Ｒ　Ａ　Ｃ　Ｈの補数が加算器３７内の丸め
定数Ｋに加算される。加算器３７はまたキャリアウト信
号Ｃ。ｕｔを発生し、この信号は、ＥＸＰの調整済み値
が１または２だけ増加されるかどうかを決定する。これ
については第３図について下に説明する。

次に第３図について説明するが、ソース・オペランドＳ
　Ｏ　Ｕ　Ｒ　Ｃ　Ｅ　＋及びＳＯＵＲＣＥ２をそれぞ
れ受け取る２つのラッチ１０及びｌ１、２つの小数部整
列装置１２及び１３、並びに指数部処理装置１４につい
ては第１図について上に説明した．第３図にはまた、そ
れぞれの小数部整列装置ｌ２およびｌ３からスティッキ
ー・ビット出力信号ＳＢ．及びＳＢ．を示してあり、こ
れらスティッキー・ビット信号の発生及び処理について
以下に説明する。

２つの小数部整列装置１２及び１３の出力は、それぞれ
のラッチ１６及び１７並びにこれらラッチのクロック入
力端子Ｃへ送られ、そこで、２つの整列済み小数部ＦＲ
ＡＣ，及びＦＲＡＣＺを何時小数部加算器４０へ送るか
を制御する。これら数がレジスタ、即ちラッチ１６及び
１７から加算器４０へ送られる最中に、先行Ｏが、回線
４ｌ及び４２を介して、各数に最上位ビットとして挿入
される。これらの加えられた０は「オーバフロー・ビッ
ト」であり、小数部加算器４０において行われる加算の
結果として作られる余分ビットを受け入れるためのプレ
ースホルダの役をなす。即ち、１よりも大きいかまたは
これに等しい和に備えるものである。

レジスタ１６からの数ＦＲＡＣ．は排他的ＯＲゲート４
３を通って送られる。このゲートはまた、２つの数Ｆ　
Ｒ　Ａ　Ｃ　Ｉ及びＦＲＡＣｚが加算器４０において加
算されないで減算されるべきときに主張される制１ｎ信
号ＳＵＢＦＲＡＣを受け入れる。

この信号ＳＵＢＦＲＡＣの主張により、数ＦＲＡＣＩ　
は真の形ではなしに補数の形で加算器４０に加えられる
。詳述すると、ゲート４３は数ＦＲＡＣｚを逆転し、そ
して、■が、信号ＳＵＢＦＲＡＣにより、インバータ４
４及びＮＯＲゲート４５を介して加算器４０のキャリイ
ンへ加えられ、これにより、ＦＲＡＣＺに対する加算の
ためのＦＲＡＣＩ．の２の補数を作る。

信号ＳＵＢＦＲＡＣは排他的ＯＲゲート４６によって作
られる。このゲートは３つの入力信号、即ち、ソース・
オペランドＳＯＵＲＣＥＩをソース・オペランドＳＯＵ
ＲＣＥ！から減算すべきことを示す減算信号ＳＵＢ，ｍ
びに前記２つのソース・オペランドの２つの符号ビット
Ｓ，及びＳ！を受け入れる。入力信号のこの組合せによ
り、ゲート４６の出力、即ち信号ＳＵＢＦＲＡＣ，が、
（１１　Ｓ　Ｕ　Ｂが主張され且つＳ１及びＳ２が同じ
である場合に、または（２）　Ｓ　Ｕ　Ｂは主張されな
いがＳｌ及びＳ２が異なる場合に、主張させられる。い
うまでもなく、ＰＲＡＣ，及びＦＲＡＣｔを、反対符号
を有する状態で処理することが必要であるという条件が
ある。

減算信号ＳＵＢＦＲＡＣは加算器４０へ送られるだけで
はなく　（インバータ４４及び４５を介して）　、ＡＮ
Ｄゲート４７へも送られて符号一／＋を発生する。ＡＮ
Ｄゲート４７への第２の入力は加算器４０の出力内の最
上位ビットである。このビットがセットされると、これ
は、加算器４０の出力が負数であるということを示す。

即ち、信号−／＋の主張は、小数部加算器４０によって
作られる和Ｆ　Ｒ　Ａ　ＣＭを、所望の算術結果を得る
ために、その補数の形に変換することが必要であるとい
うことを示す。これを行う方法については以下に説明す
る。

小数部加算器４０の出力はバス４８を介してシフク４９
（前述のシフタ３５に対応）へ送られ、次いでバス５１
を介して丸め加算器５０へ送られる。シフタ４９と加算
器５０との間で、正規化済み結果ＦＲＡＣＦが、ＡＮＤ
ゲート４７からの信号一／＋を受信する排他的ＯＲゲー
ト５２を通って送られる。信号一／＋の主張により、バ
ス５１上の正規化済み結果Ｆ　Ｒ　Ａ　Ｃ　＊が、真の
形ではなしに補数の形で加算器５０へ加えられる。詳述
すると、ゲート５２はＦ　Ｒ　Ａ　ＣＭを逆転し、そし
て１が、信号一／＋により、インバータ５３及びＮＯＲ
ゲート５４を介して加算器５０のキャリインへ加えられ
、これによりＦ　Ｒ　Ａ　Ｃ　Ｈの２の補数を作る。丸
め加算器の出力は、最初の２つのソース・オペランドＳ
ＯＵＲＣＥ．とＳ　Ｏ　Ｕ　Ｒ　Ｃ　Ｅ　ｚとの間の実
際の差を表す浮動小数点数の小数部の最終値ＦＲＡＣＦ
を表す。この数ＦＲＡＣ，はバス５５を介してバフキン
グ装置５６へ送られ、次いでラッチ５７へ送られる。

ヒドン・ビットは小数部ＦＲＡＣ，及びＦＲＡＣ！の各
々の真の値の一部であるから、このビットを、加減算器
内で処理される前に、各小数部ヘリストアすることが必
要である。即ち、第３図に示すように、ヒドン・ビット
を、それぞれの整列装置１２及び１３に入る前に、２つ
の小数部へ再記憶する。次いで、丸め加算器５０によっ
て最終小数部値Ｆ　Ｒ　Ａ　ＣＦが作られるときに、こ
のヒドン・ビットを、前記最終値が最終指数部値及び符
号とともに一組にされる前に、再び取り出す。

次に、指数部処理装置ｌ４によって選択されてラッチ２
０へ送られる指数部数ＥＸＰの処理について説明すると
、ラッチ２０へ与えられるクロフク信号が、何時この数
を指数部調整装置ｌ９へ送るかを決定する（第１図）。

第３図において、指数部調整装置ｌ９は加算器６０を有
し、該加算器において、数ＥＸＰ．は、数ＦＲＡＣＳが
正規化装置、即ちシフタ４９内でシフトされる位置数に
等しい数だけ、デクリメントされる。このデクリメント
数は、第２図について説明したと同じ方法で、検出器３
２及び３３並びにマルチブレクサ３４を用いて、決定さ
れる。

指数部調整加算器６０から、調製済み指数部数ＥＸＰ．
は、数ＥＸＰＮの値を１及び２だけ増加させる１対の加
算器６１及び６２をそれぞれ通過させられる。ＥＸＰ．
の値は、小数部ＦＲＡＣ．及びＰＲＡＣ２が加算器４０
に入る前にこれら小数部の各々に対するオーバフロー・
ビットの加算があるので、常に１だけ増加させられる。

丸め加算器５０内でオーバフ口一が生ずると、ＥＸＰＮ
の値は２だけ増加させられる。これはまた、先行１検出
器３３に与えられる数の全てが１であるという前述の特
殊な場合に先行１検出器３３によって導入される誤りを
補正する。

２つの加算器６１と６２との間で選択するため、これら
２つの加算器の出力をマルチプレクサ６３に与える。こ
のマルチプレクサの選択入力端子は丸め加算器５０から
のキャリアウトを受け取る。

このキャリアウトが主張されると、マルチブレクサ６３
は、加算器６ｌではなしに加算器６２の出力を選択し，
従って、加算器６０からの数ＥＸＰ．は、■ではなしに
２だけ増加させられる。マルチプレクサ６３の出力は数
ＥＸＰＦであり、これは、最初の２つのソース・オペラ
ンドＳＯＵＲＣＥ，とＳＯＵＲＣＥ．との間の実際の差
を表す浮動小数点数に対する指数部の最終値である。

第３図に示す装置の最終結果の符号は結果符号ロジック
７０によって決定される。このロジックは、入力信号と
して、減算信号ＳＵＢ，ＥＸＰ．がＥＸＰ．よりも大き
いかどうかということを示す指数部処理装置１４からの
信号、２つのソース・オペランドの２つの符号ビットＳ
Ｉ及びＳ２、並びにゲート４７からのー／十信号を受け
取る。

（１）ＥＸＰ．がＥＸＰｔよりも大きいか、または（２
）ＥＸＰ，及びＥＸＰ．が等しく且つ信号一／＋が発生
される場合には、オペランドＳＯＵＲＣＥ，の絶対値は
オペランドＳＯＩＪＲＣＥｚの絶対値よりも大きい。Ｓ
ＯＵＲＣＥ，の絶対値がＳＯＵＲＣＥＺの絶対値よりも
大きく、そしてＳＯＵＲＣＥ．がＳ　Ｏ　Ｕ　Ｒ　Ｃ　
Ｅ　ｚに加算されつつある場合には、結果の符号ＳＦは
ＳＯＵＲＣＥ．の符号Ｓ，となる。即ち、符号ビフトＳ
１はロジック７０を通過させられ、そして浮動小数点加
算動作の最終結果の符号ビットＳＦとなる。

ＳＯＵＲＣＥ，の絶対値がＳＯＵＲＣＥ．の絶対値より
も小さく、そしてＳＯＵＲＣＥ，及びＳＯＵＲ．ＣＥ，
が加算されつつある場合には、ロジック７０は、ＳＯＵ
ＲＣＥ．の符号Ｓ２と同じである結果符号ＳＦを作る。

ＳＯＵＲＣＥ，がＳＯＵＲＣＥ．から減算されつつある
ときには、信号ＳＵＢが発生される。そこで、ＳＯｔＪ
ＲＣＥ，の絶対値がＳ　Ｏ　Ｕ　Ｒ　Ｃ　Ｅ　ｚの絶対
値よりも大きい場合には、結果符号ＳＦはＳ１の反対と
なる。ＳＯＵＲＣＥ，の絶対値がＳＯＵＲＣＥ．の絶対
値よりも小さい場合には、結果符号ＳＦはＳ２と同じに
なる。

指数部処理装置工４のための回路の実施例を第４図に示
す。この回路は２つの指数部減算器８０および８１を有
し、その各々は２つの指数部ＥＸＰ．及びＥＸＰ．を受
け取る。２つの減算器を用いることにより、１つの減算
器を整列装置１２及び１３の各々とともに機械的に実装
することが可能になる。両方の減算器において、１が各
入力の最上位位置に加えられてバイアス・ビットが再記
憶される。２つの減算器８０及び８１のいずれかからの
正の出力は、この減算器に？ｔｊ．減数として与えられ
た指数部が、この減算器に減数として与えられた指数部
よりも大きい、ということを示すものである。従って、
この加算器の正の出力の数値は、この加算器に減数とし
て与えられた指数部に対応ずる小数部が整列のために右
へシフトされるべき位置数を表す。減算器８０の場合に
は、この出力部にはＡＮＤゲート８２が設けられ、この
ゲートは、減算器８０の数値出力を一つの入力とし、符
号ビットの補数を第２の入力として、インバータ８３を
介して受け取る。ＡＮＤゲート８２の出力は小数部整列
装置１２に与えられ、小数部ＦＲＡＣＩ　の左シフトの
数を制御する。減算器８０の出力が負である場合には、
その符号ビットは１となり、インバータ８３によって反
転されると、ＡＮＤゲート８２をディスエーブルし、従
って小数部Ｐ　Ｒ　Ａ　Ｃ　ｌ　はシフトされない。

減算器８１の場合には、出力はＡＮＤゲート８４によっ
て小数部整列装置１３のための入力信号に転換される．
このゲートは、減算器８１の数値出力を一つの人力とし
て、及び符号ビットの補数を第２の入力として、イ″ン
バータ８５を介して受け入れる。ＢＸＰＩがＥＸＰ．よ
りも大きい場合には、ＡＮＤゲート８４の出力は、整列
装置ｌ３における小数部Ｆ　Ｒ　Ａ　Ｃ　２の左シフト
の数を制御する。減算器８１の出力が負である場合には
、符号ビットは１となり、これは、インバータ８５によ
って反転されると、ＡＮＤゲート８４をディスエーブル
し、従って小数部ＦＲＡＣｚはシフトされない。

第４図の回路はまた、２つの指数部値ＥＸＰＩ及びＥＸ
Ｐ２を受け俄るマルチブレクサ８６を有す。減算器８０
の出力からの符号ビットはマルチブレクサ８６の選択線
を働かせ、減算器８０からの符号ビットが正である場合
には指数部をＥＸＰ．を大きい指数部として選択し、減
算器８０からの符号ビットが負である場合には指数部Ｅ
ＸＰ，を選択するようにする。そこで、マルチブレクサ
８６の出力端子に現れる指数部は２つの指数部のうちの
大きい方のものである。これは指数部値ＥＸＰ．であり
、加算器６０及び６ｌまたは６２において何等かの調整
が行われた後に、最終指数値ＥＸＰ，となる。

小数部整列装置１２またはｌ３のための回路の実施例を
第５図に示す。この回路はＡＮＤゲート８２または８４
の出力を受け取り、そして、出力の６個の最下位ビット
の連続する４ビット・シフト・マルチブレクサ９０、９
１及び９２へ送る。

小数部ＦＲＡＣ，またはＦＲＡＣｚの６４ビットを第１
のマルチブレクサ９０へ送り、そして，．このマルチプ
レクサに対する２つの制御入力のいずれかの上に１が存
在する場合には、前記６４ビットはこれに従ってシフト
される。

詳述すると、マルチブレクサ９０は小数部を１、２また
は３位置だけシフ｛・することができ、マルチブレクサ
９Ｉは４、８またはＩ２位置だけシフトすることができ
、マルチブレクサ９２は１６、３２または４８位置だけ
シフトすることができる。

例えば、指数部処理装置の出力内の最下位ビット位置に
１が存在することは、２つの指数部ＢＸＰ．及びＥ　Ｘ
　Ｐ　ｔが少なくとも１だけ異なっており、従って小数
部ＦＲＡＣ，またはＦ　Ｒ　Ａ　Ｃ　ｚはマルチブレク
サ９０において１位置だけシフトされるということを示
す。このシフトされた数は、次いで、４ビット・シフト
・マルチブレクサ９１へ送られ、このマノレチフ″レク
サは、菖亥マノレチフ゜レクサが受け取った２つの制御
入力に従ってビット位置だけこの数をシフトする。例え
ば、マルチブレクサ９１に対する２つの入力において上
の方のビット位置に１が存在するということは、２つの
指数部ＥＸｐ，及びＥＸＰ．が少なくともなお８だけ異
なっているということを示す。従って、マルチブレクサ
９１によって受け取られた小数部ＦＲＡＣ，またはＦ　
Ｒ　Ａ　Ｃ　ｚは、この制御入力信号に応答して更に８
ビット位置だけシフ１・させられる。

２つの指数部ＥＸＰ，及びＥＸＰ．が等しい場合には、
ＡＮＤゲート８２及び８４はいずれもＯ出力をなし、従
って０がマルチプレクサ９０ないし９２に対する全数６
つの制御入力端子へ送られる。従って、２つの小数部Ｆ
　Ｒ　Ａ　Ｃ　＋及びＦＲＡＣ，は全然シフトされない
。

マルチプレクサ９１ないし９２に対する全数６つの制御
入力端子上に１が存在する場合には、小数部ＰＲＡＣ，
またはＦ　Ｒ　Ａ　Ｃ　ｔは全数６３位置だけシフトさ
れる。一つの整列装置１２または１３において一つの小
数部ＰＲＡＣ＋またはＦＲＡＣｚがシフトされると、こ
のシフトされた小数部の最下位ビットの右にある１がこ
の小数部の切り捨ての結果として「捨てられる」可能性
がある。これが生ずると、シフトが行われる整列装置１
２または１３は［スティッキー・ビフト」信号ＳＢ，ま
たはＳＢ２を発生し、この信号は、切捨てによるビット
の損失を補償するために後で用いられる。整列装置１２
または１３におけるこの信号ＳＢ，またはＳＢ．を発生
するための回路を第６図に示す．この回路における小数
部シフタ９９は第５図に示すシックである。

第６図の整列装置においては、６３ビットまでのシフト
を制御するためにシフタ内のマルチブレクサ９０ないし
９２に制御信号として与えられる同じ６ビットが比較器
１００に入力Ａとして与えられる。比較器１００に対す
る入力Ｂは末尾０検出器ｌＯｌから引き出される．この
検出器は、６４ビット小数部内の連続０の数を、最下位
ビット位置から始めて、測定する。入力Ｂが入力Ａより
も小さい場合には、ビット・シフトの数が末尾０の数を
越える。このことは、シフトされる小数部の切捨てにお
いてｌが失われたということを意味する。従って、比較
器１００は、スティッキー・ビット信号ＳＢである出力
信号を主張する。

Ｆ　Ｒ　Ａ　Ｃ　＋に対する整列装置１２からのスティ
ッキー・ビット信号ＳＢ．はＮＯＲゲー・ト４５へ与え
られ、このゲートは信号ＳＵＢＦＲＡＣを小数部加算器
４０のキャリインに与える．信号ＳＢ．が出力されると
、これはキャリイン信号が加算器４０へ与えられること
を妨げ、これにより、整列装置１２におけるセット・ビ
ットの切捨てを補償する。

ＦＲＡＣｚに対する整列装置１３からのスティッキー・
ビット信号はＮＯＲゲート５４に与えられ、このゲート
は信号一／＋を丸め加算器５０のキャリインに与える．
信号Ｓ　Ｂ　ｚが出力されると、これはキャリイン信号
が加算器５０に与えられることを妨げ、これにより、整
列装置１３におけるセット・ビットの切捨てを補償する
。

末尾０検出器１０１のための回路の実施例を第７図に示
す。この回路においては、６４ビット小数部の連続バイ
トが、８つの別々の８ビット優先エンコーダ１１０ない
し１１７に、及び８つの別々のＯＲゲート１２０ないし
１２７に与えられる。

ＯＲゲート１２０〜１２７の出力は全て、８ビット優先
エンコーダ１３０に、及びＯＲゲート１３１に与えられ
る。各エンコーダは、第８図の真理値表に従い、その入
力バイト内の最初の１の位置を表す３ビット出力を発生
する。これら８つの３ビット出力は、全て、マルチブレ
クサ１３２に与えられる。エンコーダ１３０はその８ビ
ット入力内の最初の１の位置を表す３ビット出力を発生
し、そしてこの３ビット出力はマルチプレクサ１３２の
選択端子に与えられる。即ち、エンコーダ１３０は、エ
ンコーダ１１０〜１１７のうちの最初のものを、最下位
バイトを受け取るエンコーダ１１０から始めて、選択し
て、１を検出する。

そして、マルチプレクサはこの選択されたエンコーダの
３ビット出力を通過させる。次いで、このマルチブレク
サの出力は、第７図に示すように、エンコーダ１３０の
出力と結合し、６４ビット小数部内の最初の１のビット
位置を識別する６ビット２進数を形成する。この数はま
た末尾０の数を識別する。

第７図に示す末尾０検出器はまた、６４ビット入力を単
に映すことにより、先行０検出器として用いることもで
きる。

【図面の簡単な説明】

第１図は本発明を具現する浮動小数点加算器のブロック
線図、第２図は第１図の加算器内の小数部加算器、正規
化装置及び丸め装置の略図路図、第３図は第１図に示す
全体的加算器を詳細に示す回路図、第４図は第３図にお
ける指数部処理装置の略回路図、第５図は第３図の装置
に含まれる小数部整列装置内に用いられるシフタの略回
路図、第６図は第３図の装置に含まれる一つの小数部整
列装置の略回路図、第７図は第６図の回路に含まれる末
尾Ｏ検出器の略回路図、第８図は第７図の回路内に用い
られる８ビット優先エンコーダのための真理値表である
。 １２、ｌ３：小数部整列装置、 １４：指数部処理装置、 １５：小数部加算器、 １８：正規化装置、 １９：指数部調整装置、 ２１：丸め装置。 ８ビット優先エンコーダ真理値表 １．事件の表示 ２．発明の名称 ４．代 理人 ５，補正命令の日付 ７．補正の対象 手続補正書 ２、１．１０ 平成１年特許願第２８４６６９号 ディジタルコンピ二ータ用バイブ ライン式浮動小数点加減算器 自 発 明細書の特許請求の範囲の欄 特許請求の範囲 １．　ディジタル・コンピュータ内のパイプライン式浮
動小数点加減算器において各々が小数部、指数部及び符
号を有する２つの浮動小数点２進数を減算する方法にお
いて、 前記２つの小数部を減算のために整列させる段階と、 前記２つの浮動小数点数の一方の小数部を減数として任
意指定し、及び前記指定された小数部の補数を作る段階
と、 前記指定された小数部の前記補数を他方の小数部に加算
し、及びその結果を正規化する段階と、 前記結果が負であるかどうかを測定し、負である場合に
は、前記正規化された結果の補数を作り、及び前記２つ
の浮動小数点数の指数部のうちの大きい方を選定し、及
び前記選定された指数部の値を前記結果の正規化に従っ
て調整する段階とを有する減算方法。 ２．指定された小数部の補数は、２つの小数部を整列さ
せる段階の後に作られる請求項ｌ記載の減算方法． ３．　ディジタル・コンピュータ内のパイプライン式浮
動小数点加減算器において各々が小数部、指数部及び符
号を有する２つの浮動小数点２進数を減算する方法にお
いて、 前記２つの小数部のうちの一方をシフトすることにより
前記２つの小数部を減算のために整列させる段階と、 前記一方の小数部内の連続Ｏの数を、そのシフトの前に
、最下位ビット位置から始めて、測定する段階と、 （１）前記整列段階において前方一方の小数部がシフト
される位置数を（２）前記一方の小数部内の前記連Ｖｔ
ｏの数と比較する段階と、 前記連続０の数が前記一゜方の小数部が前記整列段階中
にシフトされる位置数よりも小さい場合にスティッキー
・ビット信号を発生する段階とを含んでおり、前記ステ
ィッキー・ビット信号は前記整列段階中における少なく
とも１つのセ７｝・ビットの切捨てを示す減算方法．４
．　ディジタル・コンピュータ内のパイプライン式浮勅
小数点加減算器において各々が小数部、指数部及び符号
を有する２つの浮動小数点２進数を減算する方法におい
て、 小さい方の指数部と関連する小数部を、２つの前記指数
部間の数値差に等しい複数のビット位置だけ右へシフト
することにより、２つの前記小数部を減算のために整列
させる段階と、前記２つの小数部が減算のために整列さ
せられた後、前記小数部の一方の補数を作る段階と、前
記２つの小数部を２つの入力端子において受け取る加算
器において、指定された前記小数部の補数を他方の小数
部へ加算する段階とを有し、前記２つの入力端子のうち
の所定のものにおいて受け取られる小数部は常に減数と
して指定される小数部であって前記加算段階によって作
られる結果を正規化し、更に、 前記結果が負であるかどうかを測定し、負である場合に
は、前記正規化済み結果の補数を作り、及び前記２くの
浮動小数点数の指数部のうちの大きい方を選定し、及び
前記選定された指数部の値を前記結果の正規化に従って
調整する段階を有する減算方法。 ５．正規化済み結果をこれに丸め定数を加算することに
よって丸める段階を含んでおり、前記正規化済み結果の
補数は前記丸め段階中に作られる請求項１又は４記載の
減算方法． ６．結果の最上位ビットが何時セソトされるかを検出す
る段階と、前記結果の最上位ビット位置におけるセット
・ビットの検出に応答して正規化済み結果の補数を作る
段階とを含んでいる請求項５記載の減算方法。 ７．整列段階は２つの小数部のうちの一方をシフトする
ことを含んでおり、更に、 前記一方の小数部内の連続Ｏの数を、そのシフトの前に
、最下位ビット位置から始めて、測定する段階と、 （１１前記整列段階において前方一方の小数部がシフト
される位置数を（２）前記一方の小数部内の前記連続０
の数と比較する段階と、 前記連続Ｏの数が前記一方の小数部が前記整列段階中に
シフトされる位置数よりも小さい場合にスティッキー・
ビット信号を発生する段階とを含んでおり、前記スティ
ッキー・ビット信号は前記整列段階中における少なくと
も１つのセット・ビットの切捨てを示す請求項１又は４
記載の減算方法。 ８．整列段階中にシフトされる小数部が減数として指定
された小数部である場合にスティッキー・ビット信号の
発生に応答して加算段階中のキャリインを妨げる段階を
含んでいる請求項７記載の減算方法。 ９．正規化済み結果をこれに丸め定数を加算することに
よって丸める段階と、整列段階中にシフトされた小数部
が減数として指定された小数部でない場合にスティッキ
ー・ビット信号の発生を応答して前記丸め段階中のキャ
リインを妨げる段階とを含んでいる請求項７記載の減算
方法。 １　０．　　各々が小数部、指数部及び符号を有する２
つの浮動小数点２進数をディジタル・コンピュータにお
いて減算するためのパイプライン式浮動小数点加減算器
において、 前記２つの小数部を減算のために整列させる手段と、 前記２つの浮動小数点数の一方の小数部を減数として任
意指定し、及び前記指定された小数部の補数を作るため
の手段と、 前記指定された小数部の前記補数を他方の小数部に加算
するための加算器と、 前記加算器によって作られた結果を正規化するための正
規化手段と、 前記結果が負であるかどうかを測定し、負である場合に
は、前記正規化された結果の補数を作るための手段と、 前記２つの浮動小数点数の指数のうちの大きい方を選定
し、及び前記選定された指数部の値を前記結果の正規化
に従って調整するための指数処理装置とを備えて成るパ
イプライン式浮動小数点加減算器． １１．指定された小数部の補数は、２つの小故部の減算
のための整列の後に作られる請求項ＩＯ記載のパイプラ
イン式浮動小数点加減算器。 １２．　　正規化済み結果をこれに丸め定数を加算する
ことによって丸めるための、及び前記丸め段階中に前記
正規化済み結果の補数を作るための手段を含んでいる請
求項ｌＯ記載のパイプライン式浮動小数点加減算器。 １３．正規化済み結果の最上位ビットが何時セットされ
るかを検出するための、及び前記結果の最上位ビット位
置におけるセット・ビットの検出に応答して前記正規化
済み結果の補数を作るための手段を含んでいる請求項１
２記載のパイプライン式浮動小数点加減算器。 １４，整列手段は２つの小数部の一方を右へシフトする
ための手段を具備しており、更に、前記一方の小数部に
おける連続０の数を、そのシフトの前に、最下位ビット
位置から始めて、測定するための末尾Ｏ検出器と、 （１）　　前記一方の小数部が整列段階においてシフト
される位置数を、（２）前記一方の小数部における前記
連続０の数と比較し、及び前記述続０の数が前記一方の
小数部が整列段階においてシフトされる位置数よりも小
さい場合にスティッキー・ビット信号を発生するための
比較手段を含んでおり、前記スティッキー・ビット信号
は前記整列段階中の少なくとも１つのセット・ビノトの
切捨てを示す請求項ｌＯ記載のパイプライン式浮動小数
点加減算器。 １　５．　　整列段階中にシフトされる小数部が減数と
して指定される小数部である場合に、スティソキー・ピ
ント信号の発生に応答して加算段階中のキャリインを妨
げるための手段を含んでいる請求項１４記載のパイプラ
イン式浮動小数点加減算器。 １６．　　正規化済み結果をこれに丸め定数を加算する
ことによって丸めるための手段と、 整列段階中にシフトされる小数部が減数として指定され
る小数部でない場合に、スティッキー・ビット信号の発
生に応答して前記丸め段階中のキャリインを妨げるため
の手段とを含んでいる請求項ｌ４記載のパイプライン式
浮動小数点加減算器。 １７、各々が小数部、指数部及び符号を有する２つの浮
動小数点２進数をデイジタル・コンピュータにおいて減
算するためのパイプライン式浮動小数点加減算器におい
て、 ２つの前記小数部の一方を右へシフトすることによって
前記２つの小数部を減算のための整列させるための手段
と、 前記一方の小数部における連続０の数を、そのシフトの
前に、最下位ビット位置から始めて、測定するための末
尾Ｏ検出器と、 （１）　　前記一方の小数部が整列段階においてシフト
される位置数を、（２）前記一方の小数部における前記
連続０の数と比較し、及び前記連続０の数が前記一方の
小数部が整列段階においてシフトされる位置数よりも小
さい場合にスティッキー・ビット信号を発生するための
比較手段とを備えて成り、前記スティッキー・ビット信
号は前記整列段階中の少なくとも１つのセット・ビット
の切捨てを示すパイプライン式浮動小数点加減算器。

Claims (1)

1. 【特許請求の範囲】 １、ディジタル・コンピュータ内のパイプライン式浮動
   小数点加減算器において各々が小数部、指数部及び符号
   を有する２つの浮動小数点２進数を減算する方法におい
   て、 前記２つの小数部を減算のために整列させる段階と、 前記２つの浮動小数点数の一方の小数部を減数として任
   意指定し、及び前記指定された小数部の補数を作る段階
   と、 前記指定された小数部の前記補数を他方の小数部に加算
   し、及びその結果を正規化する段階と、 前記結果が負であるかどうかを測定し、負である場合に
   は、前記正規化された結果の補数を作り、及び前記２つ
   の浮動小数点数の指数部のうちの大きい方を選定し、及
   び前記選定された指数部の値を前記結果の正規化に従っ
   て調整する段階とを有する減算方法。 ２、指定された小数部の補数は、２つの小数部を整列さ
   せる段階の後に作られる請求項１記載の減算方法。 ３、整列段階は小さい方の指数部に関連する小数部を右
   へシフトし、前記シフトは２つの指数部間の数値差に等
   しい複数のビット位置である請求項１記載の減算方法。 ４、加算段階は、２つの入力端子において２つの小数部
   を受け取る加算器において行われ、前記２つの入力端子
   のうちの所定のものにおいて受け取られる小数部は常に
   減数として指定された小数部である請求項１記載の減算
   方法。 ５、所定の入力端子において受け取られる小数部の補数
   は、浮動小数点数の一方のものの符号表す信号、前記数
   の他方のものの符号を表す信号、及び前記２つの数の減
   算を指令する信号の排他的論理和処理に応答して作られ
   る請求項４記載の減算方法。 ６、結果が負であるかどうかを測定する段階は、前記結
   果の最上位ビットが何時セットされるかを検出すること
   を含んでいる請求項１記載の減算方法。 ７、正規化済み結果をこれに丸め定数を加算することに
   よって丸める段階を含んでおり、前記正規化済み結果の
   補数は前記丸め段階中に作られる請求項１記載の減算方
   法。 ８、結果の最上位ビットが何時セットされるかを検出す
   る段階と、前記結果の最上位ビット位置におけるセット
   ・ビットの検出に応答して正規化済み結果の補数を作る
   段階とを含んでいる請求項７記載の減算方法。 ９、整列段階は２つの小数部のうちの一方をシフトする
   ことを含んでおり、更に、 前記一方の小数部内の連続０の数を、そのシフトの前に
   、最下位ビット位置から始めて、測定する段階と、 （１）前記整列段階において前記一方の小数部がシフト
   される位置数を（２）前記一方の小数部内の前記連続０
   の数と比較する段階と、 前記連続０の数が前記一方の小数部が前記整列段階中に
   シフトされる位置数よりも小さい場合にスティッキー・
   ビット信号を発生する段階とを含んでおり、前記スティ
   ッキー・ビット信号は前記整列段階中における少なくと
   も１つのセット・ビットの切捨てを示す請求項１記載の
   減算方法。 １０、整列段階中にシフトされる小数部が減数として指
   定された小数部である場合にスティッキー・ビット信号
   の発生に応答して加算段階中のキャリインを妨げる段階
   を含んでいる請求項９記載の減算方法。 １１、正規化済み結果をこれに丸め定数を加算すること
   によって丸める段階と、整列段階中にシフトされた小数
   部が減数として指定された小数部でない場合にスティッ
   キー・ビット信号の発生に応答して前記丸め段階中のキ
   ャリインを妨げる段階とを含んでいる請求項９記載の減
   算方法。 １２、ディジタル・コンピュータ内のパイプライン式浮
   動小数点加減算器において各々が小数部、指数部及び符
   号を有する２つの浮動小数点２進数を減算する方法にお
   いて、 前記２つの小数部のうちの一方をシフトすることにより
   前記２つの小数部を減算のために整列させる段階と、 前記一方の小数部内の連続０の数を、そのシフトの前に
   、最下位ビット位置から始めて、測定する段階と、 （１）前記整列段階において前記一方の小数部がシフト
   される位置数を（２）前記一方の小数部内の前記連続０
   の数と比較する段階と、 前記連続０の数が前記一方の小数部が前記整列段階中に
   シフトされる位置数よりも小さい場合にスティッキー・
   ビット信号を発生する段階とを含んでおり、前記スティ
   ッキー・ビット信号は前記整列段階中における少なくと
   も１つのセット・ビットの切捨てを示す減算方法。 １３、整列段階において一方の小数部がシフトされる位
   置数は２つの浮動小数点数の指数間の数値差に等しい請
   求項１２記載の減算方法。 １４、ディジタル・コンピュータ内のパイプライン式浮
   動小数点加減算器において各々が小数部、指数部及び符
   号を有する２つの浮動小数点２進数を減算する方法にお
   いて、 小さい方の指数部と関連する小数部を、２つの前記指数
   部間の数値差に等しい複数のビット位置だけ右へシフト
   することにより、２つの前記小数部を減算のために整列
   させる段階と、前記２つの小数部が減算のために整列さ
   せられた後、前記小数部の一方の補数を作る段階と、前
   記２つの小数部を２つの入力端子において受け取る加算
   器において、指定された前記小数部の補数を他方の小数
   部へ加算する段階とを有し、前記２つの入力端子のうち
   の所定のものにおいて受け取られる小数部は常に減数と
   して指定される小数部であって前記加算段階によって作
   られる結果を正規化し、更に、 前記結果が負であるかどうかを測定し、負である場合に
   は、前記正規化済み結果の補数を作り、及び前記２つの
   浮動小数点数の指数部のうちの大きい方を選定し、及び
   前記選定された指数部の値を前記結果の正規化に従って
   調整する段階を有する減算方法。 １５、所定の入力端子において受け取られる小数部の補
   数は、浮動小数点数の一方のものの符号を表す信号、前
   記数の他方のものの符号を表す信号、及び前記２つの数
   の減算を指令する信号の排他的論理和処理に応答して作
   られる請求項１４記載の減算方法。 １６、結果が負であるかどうかを測定する段階は、前記
   結果の最上位ビットが何時セットされるかを検出するこ
   とを含んでいる請求項１４記載の減算方法。 １７、正規化済み結果をこれに丸め定数を加算すること
   によって丸める段階を含んでおり、前記正規化済み結果
   の補数は前記丸め段階中に作られる請求項１４記載の減
   算方法。 １８、結果の最上位ビットが何時セットされるかを検出
   する段階と、前記結果の最上位ビット位置におけるセッ
   ト・ビットの検出に応答して正規化済み結果の補数を作
   る段階とを含んでいる請求項１７記載の減算方法。 １９、整列段階は、２つの小数部のうちの一方を右へシ
   フトすることを含んでおり、更に、 前記一方の小数部内の連続０の数を、そのシフトの前に
   、最下位ビット位置から始めて、測定する段階と、 （１）前記整列段階において前記一方の小数部がシフト
   される位置数を（２）前記一方の小数部内の前記連続０
   の数と比較する段階と、 前記連続０の数が前記一方の小数部が前記整列段階中に
   シフトされる位置数よりも小さい場合にスティッキー・
   ビット信号を発生する段階とを含んでおり、前記スティ
   ッキー・ビット信号は前記整列段階中における少なくと
   も１つのセット・ビットの切捨てを示す請求項１４記載
   の減算方法。 ２０、整列段階中にシフトされる小数部が減数として指
   定された小数部である場合にスティッキー・ビット信号
   の発生に応答して加算段階中のキャリインを妨げる段階
   を含んでいる請求項１８記載の減算方法。 ２１、正規化済み結果をこれに丸め定数を加算すること
   によって丸める段階と、整列段階中にシフトされた小数
   部が減数として指定された小数部でない場合にスティッ
   キー・ビット信号の発生に応答して前記丸め段階中のキ
   ャリインを妨げる段階とを含んでいる請求項１９記載の
   減算方法。 ２２、各々が小数部、指数部及び符号を有する２つの浮
   動小数点２進数をディジタル・コンピュータにおいて減
   算するためのパイプライン式浮動小数点加減算器におい
   て、 前記２つの小数部を減算のために整列させる手段と、 前記２つの浮動小数点数の一方の小数部を減数として任
   意指定し、及び前記指定された小数部の補数を作るため
   の手段と、 前記指定された小数部の前記補数を他方の小数部に加算
   するための加算器と、 前記加算器によって作られた結果を正規化するための正
   規化手段と、 前記結果が負であるかどうかを測定し、負である場合に
   は、前記正規化された結果の補数を作るための手段と、 前記２つの浮動小数点数の指数のうちの大きい方を選定
   し、及び前記選定された指数部の値を前記結果の正規化
   に従って調整するための指数処理装置とを備えて成るパ
   イプライン式浮動小数点加減算器。 ２３、指定された小数部の補数は、２つの小数部の減算
   のための整列の後に作られる請求項２２記載のパイプラ
   イン式浮動小数点加減算器。 ２４、整列手段は小さい方の指数部に関連する小数部を
   右へシフトし、前記シフトは２つの指数部間の数値差に
   等しい複数のビット位置である請求項２２記載のパイプ
   ライン式浮動小数点加減算器。 ２５、加算器は２つの入力端子において２つの小数部を
   受け取り、更に、前記２つの入力端子のうちの所定のも
   のにおいて受け取られる小数部を常に減数として指定す
   るための手段を含んでいる請求項２２記載のパイプライ
   ン式浮動小数点加減算器。 ２６、所定の入力端子において受け取られる小数部の補
   数を作るため、浮動小数点数の一方のものの符号を表す
   信号、前記数の他方のものの符号を表す信号、及び前記
   ２つの数の減算を指令する信号の排他的論理和処理のた
   めの手段を含んでいる請求項２５記載のパイプライン式
   浮動小数点加減算器。 ２７、結果が負であるかどうかを測定するための手段は
   、前記結果の最上位ビットが何時セットされるかを検出
   するための手段を具備している請求項２２記載のパイプ
   ライン式浮動小数点加減算器。 ２８、正規化済み結果をこれに丸め定数を加算すること
   によって丸めるための、及び前記丸め段階中に前記正規
   化済み結果の補数を作るための手段を含んでいる請求項
   ２２記載のパイプライン式浮動小数点加減算器。 ２９、正規化済み結果の最上位ビットが何時セットされ
   るかを検出するための、及び前記結果の最上位ビット位
   置におけるセット・ビットの検出に応答して前記正規化
   済み結果の補数を作るための手段を含んでいる請求項２
   ８記載のパイプライン式浮動小数点加減算器。 ３０、整列手段は２つの小数部の一方を右へシフトする
   ための手段を具備しており、更に、 前記一方の小数部における連続０の数を、そのシフトの
   前に、最下位ビット位置から始めて、測定するための末
   尾０検出器と、 （１）前記一方の小数部が整列段階においてシフトされ
   る位置数を、（２）前記一方の小数部における前記連続
   ０の数と比較し、及び前記連続０の数が前記一方の小数
   部が整列段階においてシフトされる位置数よりも小さい
   場合にスティッキー・ビット信号を発生するための比較
   手段を含んでおり、前記スティッキー・ビット信号は前
   記整列段階中の少なくとも１つのセット・ビットの切捨
   てを示す請求項２２記載のパイプライン式浮動小数点加
   減算器。 ３１、整列段階中にシフトされる小数部が減数として指
   定される小数部である場合に、スティッキー・ビット信
   号の発生に応答して加算段階中のキャリインを妨げるた
   めの手段を含んでいる請求項３０記載のパイプライン式
   浮動小数点加減算器。 ３２、正規化済み結果をこれに丸め定数を加算すること
   によって丸めるための手段と、 整列段階中にシフトされる小数部が減数として指定され
   る小数部でない場合に、スティッキー・ビット信号の発
   生に応答して前記丸め段階中のキャリインを妨げるため
   の手段とを含んでいる請求項３０記載のパイプライン式
   浮動小数点加減算器。 ３３、各々が小数部、指数部及び符号を有する２つの浮
   動小数点２進数をディジタル・コンピュータにおいて減
   算するためのパイプライン式浮動小数点加減算器におい
   て、 ２つの前記小数部の一方を右へシフトすることによって
   前記２つの小数部を減算のための整列させるための手段
   と、 前記一方の小数部における連続０の数を、そのシフトの
   前に、最下位ビット位置から始めて、測定するための末
   尾０検出器と、 （１）前記一方の小数部が整列段階においてシフトされ
   る位置数を、（２）前記一方の小数部における前記連続
   ０の数と比較し、及び前記連続０の数が前記一方の小数
   部が整列段階においてシフトされる位置数よりも小さい
   場合にスティッキー・ビット信号を発生するための比較
   手段とを備えて成り、前記スティッキー・ビット信号は
   前記整列段階中の少なくとも１つのセット・ビットの切
   捨てを示すパイプライン式浮動小数点加減算器。 ３４、一方の小数部が整列段階によってシフトされる位
   置の数は２つの浮動小数点２進数間の数値差に等しい請
   求項３３記載のパイプライン式浮動小数点加減算器。