JPH0793134A - 乗算器 - Google Patents
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- JPH0793134A JPH0793134A JP5258937A JP25893793A JPH0793134A JP H0793134 A JPH0793134 A JP H0793134A JP 5258937 A JP5258937 A JP 5258937A JP 25893793 A JP25893793 A JP 25893793A JP H0793134 A JPH0793134 A JP H0793134A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】
【目的】 回路規模および消費電力が小さく、演算速度
の速い乗算器を提供する。 【構成】 係数生成回路１２により２次のブースのアル
ゴリズムに基づき乗数１１から各２の次数に対応する係
数が生成され、これに基づき部分積生成回路１３で被乗
数１０の部分積が算出され、加算回路１４によりそれぞ
れ正の数に変換される。次に各部分積に対する正の数へ
の変換において「１」加算されたビットの最下位ビット
に対して加算器２２により補正ビット「１」（２０）が
加算され、加算器２１により２の次数に対応した部分積
の和すなわち乗算結果２３が求められる。
の速い乗算器を提供する。 【構成】 係数生成回路１２により２次のブースのアル
ゴリズムに基づき乗数１１から各２の次数に対応する係
数が生成され、これに基づき部分積生成回路１３で被乗
数１０の部分積が算出され、加算回路１４によりそれぞ
れ正の数に変換される。次に各部分積に対する正の数へ
の変換において「１」加算されたビットの最下位ビット
に対して加算器２２により補正ビット「１」（２０）が
加算され、加算器２１により２の次数に対応した部分積
の和すなわち乗算結果２３が求められる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、乗算器に関し、特にＬ
ＳＩなどに組み込まれ入力データを高速で乗算する乗算
器に関するものである。
ＳＩなどに組み込まれ入力データを高速で乗算する乗算
器に関するものである。
【０００２】
【従来の技術】従来、この種の高速乗算器として、ディ
ジタルフィルタなどの演算方法として用いられるブース
のアルゴリズムを利用したものがある（例えば、「ディ
ジタル信号処理」１４５頁．電子通信学会刊行）。
ジタルフィルタなどの演算方法として用いられるブース
のアルゴリズムを利用したものがある（例えば、「ディ
ジタル信号処理」１４５頁．電子通信学会刊行）。
【０００３】次に、ブースのアルゴリズムを用いた乗算
方法について説明する。今、被乗数をＸ、乗数をＹと
し、被乗数Ｘと乗数Ｙとの積をＵとすると、まず、乗数
Ｙを２の補数表示の乗数符号列で表現し（１ａ）、これ
を差分符号列に置き換える（１ｂ，１ｃ）。
方法について説明する。今、被乗数をＸ、乗数をＹと
し、被乗数Ｘと乗数Ｙとの積をＵとすると、まず、乗数
Ｙを２の補数表示の乗数符号列で表現し（１ａ）、これ
を差分符号列に置き換える（１ｂ，１ｃ）。
【０００４】 Ｙ＝−ｙ0 ×２m ＋ｙ1 ×２m-1 ＋ｙ2 ×２m-2 ＋ …＋ｙm-1 ×２1 ＋ｙm ×２0 ‥‥（１ａ） ＝（ｙ1 −ｙ0 ）×２m ＋（ｙ2 −ｙ1 ）×２m-1 ＋ …＋（ｙm+1 −ｙm ）×２0 ‥‥（１ｂ） ここで、ｙm+1 ＝０より Ｙ＝Σ（ｙi+1 −ｙi ）×２m-i （i=0・・m） ‥‥（１ｃ）
【０００５】従って、積Ｕは、 Ｕ＝Ｘ×Ｙ ＝Σ（ｙi+1 −ｙi ）×Ｘ×２m-i （i=0・・m） ‥‥（２） と表すことができ、以下のように符号（Ｙi ，Ｙi+1 ）
によって、被乗数Ｘの加算、シフト加算を繰り返すこと
により乗算が実現される。
によって、被乗数Ｘの加算、シフト加算を繰り返すこと
により乗算が実現される。
【０００６】 Ｙi Ｙi+1 演算 ０ ０ ０ ０ １ ＋Ｘ １ ０ −Ｘ １ １ ０
【０００７】さらに、式（２）を２項ずつくくると、 Ｕ＝Ｘ×Ｙ ＝Σ（ｙ2i+2＋ｙ2i+1−２×ｙ2i）×Ｘ×２m-2i-1 （i=0・・m/2：整数） ‥‥（３） と表すことができ、以下のように符号（Ｙ2i，Ｙ2i+1，
Ｙ2i+2）によって、被乗数Ｘ，２Ｘの加減算を行うこと
により、２次のブースのアルゴリズムに基づいた２の補
数表示の乗算が実現される。
Ｙ2i+2）によって、被乗数Ｘ，２Ｘの加減算を行うこと
により、２次のブースのアルゴリズムに基づいた２の補
数表示の乗算が実現される。
【０００８】 Ｙ2i Ｙ2i+1 Ｙ2i+2 演算 ０ ０ ０ ０ ０ ０ １ ＋Ｘ ０ １ ０ ＋Ｘ ０ １ １ ＋２Ｘ １ ０ ０ −２Ｘ １ ０ １ −Ｘ １ １ ０ −Ｘ １ １ １ ０
【０００９】ここで、被乗数Ｘおよび乗数Ｙが、それぞ
れ２進数ではＭビットおよびＮビットの数であるとする
と、各２m-2i-1の次数に関する係数と乗数Ｘとの積すな
わち部分積が正である場合には、最大でも２の補数表示
はＭ＋１ビットであるが、負である場合には、Ｍ＋Ｎ−
１ビット目まで延びてしまう。
れ２進数ではＭビットおよびＮビットの数であるとする
と、各２m-2i-1の次数に関する係数と乗数Ｘとの積すな
わち部分積が正である場合には、最大でも２の補数表示
はＭ＋１ビットであるが、負である場合には、Ｍ＋Ｎ−
１ビット目まで延びてしまう。
【００１０】例えば、被乗数Ｘ＝１５、乗数Ｙ＝５５と
すると、積Ｕは、式（３）より、 Ｕ＝Ｘ×Ｙ ＝１５×５５ ＝１５×｛（−１）×２0 ＋２×２2 ＋（−１）×２4
＋１×２6 ｝ ＝−１５＋１２０−２４０＋９６０ ＝８２５ である。
すると、積Ｕは、式（３）より、 Ｕ＝Ｘ×Ｙ ＝１５×５５ ＝１５×｛（−１）×２0 ＋２×２2 ＋（−１）×２4
＋１×２6 ｝ ＝−１５＋１２０−２４０＋９６０ ＝８２５ である。
【００１１】これを２進数で表現すると、各２m-2i-1の
次数に関する部分積は、 となり、２m-2i-1の次数が低いほど負の数の時のビット
が上位ビット側に延長され、これに応じて多数の加算器
が必要とされる。
次数に関する部分積は、 となり、２m-2i-1の次数が低いほど負の数の時のビット
が上位ビット側に延長され、これに応じて多数の加算器
が必要とされる。
【００１２】ここで、このようなビットの延長を防止す
るため、中間演算結果として、２の補数表示のＭビット
目とＭ＋１ビット目、すなわち上位２ビットにそれぞれ
「１」を加算して、負の数を正の数に変換すると、 ０１０１０１ ‥‥ −１５＋ ９６＝ ８１ １１０００１０００ ‥‥ １２０＋ ３８４＝ ５０４ １０１０００１００００ ‥‥ −２４０＋１５３６＝１２９６ ＋）１１０１１１１００００００ ‥‥ ９６０＋６１４４＝７１０４ となる。
るため、中間演算結果として、２の補数表示のＭビット
目とＭ＋１ビット目、すなわち上位２ビットにそれぞれ
「１」を加算して、負の数を正の数に変換すると、 ０１０１０１ ‥‥ −１５＋ ９６＝ ８１ １１０００１０００ ‥‥ １２０＋ ３８４＝ ５０４ １０１０００１００００ ‥‥ −２４０＋１５３６＝１２９６ ＋）１１０１１１１００００００ ‥‥ ９６０＋６１４４＝７１０４ となる。
【００１３】従って、各部分積が全て正の数に変わるた
めにビットが上位ビット方向に延びることがなくなり、
部分積算出のための加算器の数を節約することができ
る。
めにビットが上位ビット方向に延びることがなくなり、
部分積算出のための加算器の数を節約することができ
る。
【００１４】次に、以上のような正の数への変換を行っ
た各部分積の和を求める場合、前述の各部分積に対する
正の数への変換として各部分積の上位２ビットにのみ
「１」を加算したため、これらの和は実際の積とは異な
るものとなり、和の算出に際し前述の正の数への変換に
対する補正を行う必要がある。
た各部分積の和を求める場合、前述の各部分積に対する
正の数への変換として各部分積の上位２ビットにのみ
「１」を加算したため、これらの和は実際の積とは異な
るものとなり、和の算出に際し前述の正の数への変換に
対する補正を行う必要がある。
【００１５】ただし、前述の部分積に対する正の数への
変換として各部分積の上位２ビットに「１」を加算する
ことは、変換後の部分積の和すなわち積において、下位
からＭビット目以上のすべてのビットに「１」を加算し
たことになり、これ以外のビットすなわちＭ−１ビット
目以下のすべてのビットに「１］を加算し、最後に和の
最下位桁に「１」を加算することにより、和のすべての
ビットに加算した「１」をキャリーに追い出すことがで
きる。
変換として各部分積の上位２ビットに「１」を加算する
ことは、変換後の部分積の和すなわち積において、下位
からＭビット目以上のすべてのビットに「１」を加算し
たことになり、これ以外のビットすなわちＭ−１ビット
目以下のすべてのビットに「１］を加算し、最後に和の
最下位桁に「１」を加算することにより、和のすべての
ビットに加算した「１」をキャリーに追い出すことがで
きる。
【００１６】図３は、従来の乗算器における正の数に変
換後の部分積の和を求める部分の構成図であり、Ｐ００
〜Ｐ０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，Ｐ３０〜
Ｐ３６は、正の数に変換された部分積であり、Ｐ００，
Ｐ１０，Ｐ２０，Ｐ３０は最下位ビット、Ｐ０６，Ｐ１
６，Ｐ２６，Ｐ３６は最上位ビットである。
換後の部分積の和を求める部分の構成図であり、Ｐ００
〜Ｐ０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，Ｐ３０〜
Ｐ３６は、正の数に変換された部分積であり、Ｐ００，
Ｐ１０，Ｐ２０，Ｐ３０は最下位ビット、Ｐ０６，Ｐ１
６，Ｐ２６，Ｐ３６は最上位ビットである。
【００１７】また、５３は各１ビット入力を加算し結果
Ｓと桁上がりＣ（キャリー）を出力する加算器、５４は
部分積の和すなわち乗数と被乗数との乗算結果、５２は
補正により発生する和５４のキャリー、５０，５１は補
正のために加算される補正ビット「１」である。
Ｓと桁上がりＣ（キャリー）を出力する加算器、５４は
部分積の和すなわち乗数と被乗数との乗算結果、５２は
補正により発生する和５４のキャリー、５０，５１は補
正のために加算される補正ビット「１」である。
【００１８】今、正の数へ変換された部分積Ｐ００〜Ｐ
０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，Ｐ３０〜Ｐ３
６は、ブースの２次のアルゴリズムに基づき２の次数に
対応させて上位２ビットずつずらして入力される。
０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，Ｐ３０〜Ｐ３
６は、ブースの２次のアルゴリズムに基づき２の次数に
対応させて上位２ビットずつずらして入力される。
【００１９】ここで、正の数への変換により「１」が加
算されたビットは、上位よりＰ３６，Ｐ３５，Ｐ２６，
Ｐ２５，Ｐ１６，Ｐ１５，Ｐ０６，Ｐ０５であるから、
これ以外のビットすなわちＰ０４〜Ｐ００に対して補正
ビット「１」（５０）が加算され、和が求められる。
算されたビットは、上位よりＰ３６，Ｐ３５，Ｐ２６，
Ｐ２５，Ｐ１６，Ｐ１５，Ｐ０６，Ｐ０５であるから、
これ以外のビットすなわちＰ０４〜Ｐ００に対して補正
ビット「１」（５０）が加算され、和が求められる。
【００２０】なお、変換前の部分積が負である場合に
は、２次のブースのアルゴリズムに基づき、それぞれ正
の数に変換後の部分積の最下位ビットＰ００，Ｐ１０，
Ｐ２０，Ｐ３０に対して、Ｐ０負，Ｐ１負，Ｐ２負，Ｐ
３負として「１」が加算される。
は、２次のブースのアルゴリズムに基づき、それぞれ正
の数に変換後の部分積の最下位ビットＰ００，Ｐ１０，
Ｐ２０，Ｐ３０に対して、Ｐ０負，Ｐ１負，Ｐ２負，Ｐ
３負として「１」が加算される。
【００２１】次に、このように求めた和の最下位ビット
に対して補正ビット「１」（５１）が加算されて前述の
正の数への変換に対する補正が行われ、キャリー５２が
発生した場合にはこれを無視することにより、各部分積
には何も加算していないものと同等となり、乗数と被乗
数との乗算結果５４が出力されることになる。
に対して補正ビット「１」（５１）が加算されて前述の
正の数への変換に対する補正が行われ、キャリー５２が
発生した場合にはこれを無視することにより、各部分積
には何も加算していないものと同等となり、乗数と被乗
数との乗算結果５４が出力されることになる。
【００２２】
【発明が解決しようとする課題】従って、このような従
来の乗算器では、部分積に対する正の数への変換に対す
る補正のために、多数の加算器が必要となり、ＬＳＩ全
体に占める乗算器の回路面積が増大するという問題があ
り、また消費電力の増加や演算速度の低下を招く原因と
なっていた。
来の乗算器では、部分積に対する正の数への変換に対す
る補正のために、多数の加算器が必要となり、ＬＳＩ全
体に占める乗算器の回路面積が増大するという問題があ
り、また消費電力の増加や演算速度の低下を招く原因と
なっていた。
【００２３】本発明はこのような課題を解決するための
ものであり、回路規模および消費電力が小さく、演算速
度の速い乗算器を提供することを目的としている。
ものであり、回路規模および消費電力が小さく、演算速
度の速い乗算器を提供することを目的としている。
【００２４】
【課題を解決するための手段】このような目的を達成す
るために、本発明による乗算器は、各部分積の最下位ビ
ットからＭビット目とＭ＋１ビット目の各ビットに
「１」を加算する第１の加算手段と、乗算結果の最下位
ビットからＭビット目に相当するビットに「１」を加算
する第２の加算手段と、第１の加算手段による加算結果
と第２の加算手段とを２の次数に対応させて加算する第
３の加算手段とを備えるものである。
るために、本発明による乗算器は、各部分積の最下位ビ
ットからＭビット目とＭ＋１ビット目の各ビットに
「１」を加算する第１の加算手段と、乗算結果の最下位
ビットからＭビット目に相当するビットに「１」を加算
する第２の加算手段と、第１の加算手段による加算結果
と第２の加算手段とを２の次数に対応させて加算する第
３の加算手段とを備えるものである。
【００２５】
【作用】従って、ブースのアルゴリズムに基づき乗数を
構成する所定のビットから２の次数に対応する複数の係
数が生成され、部分積として各係数とＭ（Ｍは正整数）
ビットの被乗数との積が複数算出され、第１の加算手段
によりこれら各部分積の最下位ビットからＭビット目と
Ｍ＋１ビット目の各ビットに「１」が加算され、第２の
加算手段により乗算結果の最下位ビットからＭビット目
に相当するビットに「１」が加算され、第３の加算手段
によりこれら第１および第２の加算手段による加算結果
が２の次数に対応して加算され、乗算結果として出力さ
れる。
構成する所定のビットから２の次数に対応する複数の係
数が生成され、部分積として各係数とＭ（Ｍは正整数）
ビットの被乗数との積が複数算出され、第１の加算手段
によりこれら各部分積の最下位ビットからＭビット目と
Ｍ＋１ビット目の各ビットに「１」が加算され、第２の
加算手段により乗算結果の最下位ビットからＭビット目
に相当するビットに「１」が加算され、第３の加算手段
によりこれら第１および第２の加算手段による加算結果
が２の次数に対応して加算され、乗算結果として出力さ
れる。
【００２６】
【実施例】次に、本発明について図面を参照して説明す
る。図１，２は本発明の一実施例として乗数Ｙが８ビッ
ト、被乗数Ｘが６ビットの場合の、２次のブースのアル
ゴリズムを用いた乗算器の構成図であり、図１は前述の
正の数に変換された部分積を算出する部分、図２は乗算
結果を算出する部分を示している。
る。図１，２は本発明の一実施例として乗数Ｙが８ビッ
ト、被乗数Ｘが６ビットの場合の、２次のブースのアル
ゴリズムを用いた乗算器の構成図であり、図１は前述の
正の数に変換された部分積を算出する部分、図２は乗算
結果を算出する部分を示している。
【００２７】図１において、１０は２の補数表示された
被乗数、１１は２の補数表示された乗数、１２は２次の
ブースのアルゴリズムに基づく係数生成回路、１３は係
数生成回路１２の出力に基づき被乗数１０の部分積を算
出する部分積生成回路、１４は部分積生成回路１３で求
めた部分積の上位２ビットすなわち６ビット目と７ビッ
ト目にそれぞれ「１」を加算する加算回路（第１の加算
手段）、１５は加算回路１４により正の数に補正された
部分積（Ｐ００〜Ｐ０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ
２６，Ｐ３０〜Ｐ３６）である。
被乗数、１１は２の補数表示された乗数、１２は２次の
ブースのアルゴリズムに基づく係数生成回路、１３は係
数生成回路１２の出力に基づき被乗数１０の部分積を算
出する部分積生成回路、１４は部分積生成回路１３で求
めた部分積の上位２ビットすなわち６ビット目と７ビッ
ト目にそれぞれ「１」を加算する加算回路（第１の加算
手段）、１５は加算回路１４により正の数に補正された
部分積（Ｐ００〜Ｐ０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ
２６，Ｐ３０〜Ｐ３６）である。
【００２８】また図２において、２２は補正のための補
正ビット「１」（２０）を加算する加算器（第２の加算
手段）、２１は正の数に変換された部分積１５を２の次
数に対応して加算する加算器（第３の加算手段）、２３
は部分積の和すなわち乗数１１と被乗数１０との乗算結
果、２４は部分積の正の数への変換に対する補正により
発生する乗算結果２３のキャリーである。
正ビット「１」（２０）を加算する加算器（第２の加算
手段）、２１は正の数に変換された部分積１５を２の次
数に対応して加算する加算器（第３の加算手段）、２３
は部分積の和すなわち乗数１１と被乗数１０との乗算結
果、２４は部分積の正の数への変換に対する補正により
発生する乗算結果２３のキャリーである。
【００２９】次に本発明の動作を図１，２を参照して説
明する。図１において、２の補数表示された乗数１１
（ｙ0 〜ｙ7 ）より、係数生成回路１２により２次のブ
ースのアルゴリズムに基づき各２の次数に対応する係数
が生成され、この係数に基づき部分積生成回路１３で被
乗数１０（ｘ0 〜ｘ5 ）が０倍、±１倍、または±２倍
されて部分積が算出され、加算回路１４によりそれぞれ
正の数に補正された後、部分積１５（Ｐ００〜Ｐ０６，
Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，Ｐ３０〜Ｐ３６）が
出力される。
明する。図１において、２の補数表示された乗数１１
（ｙ0 〜ｙ7 ）より、係数生成回路１２により２次のブ
ースのアルゴリズムに基づき各２の次数に対応する係数
が生成され、この係数に基づき部分積生成回路１３で被
乗数１０（ｘ0 〜ｘ5 ）が０倍、±１倍、または±２倍
されて部分積が算出され、加算回路１４によりそれぞれ
正の数に補正された後、部分積１５（Ｐ００〜Ｐ０６，
Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，Ｐ３０〜Ｐ３６）が
出力される。
【００３０】このように正の数に補正された部分積１５
（Ｐ００〜Ｐ０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，
Ｐ３０〜Ｐ３６）は、図２において、２次のブースのア
ルゴリズムに基づき２の次数に対応させて２ビットずつ
ずらして入力される。
（Ｐ００〜Ｐ０６，Ｐ１０〜Ｐ１６，Ｐ２０〜Ｐ２６，
Ｐ３０〜Ｐ３６）は、図２において、２次のブースのア
ルゴリズムに基づき２の次数に対応させて２ビットずつ
ずらして入力される。
【００３１】ここで、部分積に対する正の数への変換に
より「１」が加算されたビットは、上位よりＰ３６，Ｐ
３５，Ｐ２６，Ｐ２５，Ｐ１６，Ｐ１５，Ｐ０６，Ｐ０
５であるから、これらビットの最下位ビットすなわちＰ
０５に対して補正ビット「１」（２０）が加算され、和
が求められる。
より「１」が加算されたビットは、上位よりＰ３６，Ｐ
３５，Ｐ２６，Ｐ２５，Ｐ１６，Ｐ１５，Ｐ０６，Ｐ０
５であるから、これらビットの最下位ビットすなわちＰ
０５に対して補正ビット「１」（２０）が加算され、和
が求められる。
【００３２】すなわち、部分積の正の数への変換に対す
る補正の方法として、従来のように正の数への変換によ
り「１」を加算していないすべてのビットに「１」を加
算した後、和の最下位ビットに「１」を加算してキャリ
ー２４への追い出しを行うのではなく、正の数への変換
において「１」が加算されたビットのみを補正の対象と
して、その対象ビットの最下位ビットに「１」を加算す
ることにより、各ビットに加算された「１」をキャリー
２４へ追い出すようにしたものである。
る補正の方法として、従来のように正の数への変換によ
り「１」を加算していないすべてのビットに「１」を加
算した後、和の最下位ビットに「１」を加算してキャリ
ー２４への追い出しを行うのではなく、正の数への変換
において「１」が加算されたビットのみを補正の対象と
して、その対象ビットの最下位ビットに「１」を加算す
ることにより、各ビットに加算された「１」をキャリー
２４へ追い出すようにしたものである。
【００３３】従って、この場合にはＰ０５に補正のため
の補正ビット「１」（２０）が加算器２２により加算さ
れて前述の正の数への変換に対する補正が行われた後、
正の数に変換された各部分積１５が加算器２１により加
算され、キャリー２４が発生した場合にはこれを無視す
ることにより、各部分積には何も加算していないものと
なり、乗数１１と被乗数１０との乗算結果２３が出力さ
れることになる。
の補正ビット「１」（２０）が加算器２２により加算さ
れて前述の正の数への変換に対する補正が行われた後、
正の数に変換された各部分積１５が加算器２１により加
算され、キャリー２４が発生した場合にはこれを無視す
ることにより、各部分積には何も加算していないものと
なり、乗数１１と被乗数１０との乗算結果２３が出力さ
れることになる。
【００３４】なお、変換前の部分積が負である場合すな
わち被乗数１０に対して−１倍または−２倍した場合に
は、２次のブースのアルゴリズムに基づき、それぞれ正
の数に変換後の部分積の最下位ビットＰ００，Ｐ１０，
Ｐ２０，Ｐ３０に対して、Ｐ０負，Ｐ１負，Ｐ２負，Ｐ
３負として「１」が加算される。
わち被乗数１０に対して−１倍または−２倍した場合に
は、２次のブースのアルゴリズムに基づき、それぞれ正
の数に変換後の部分積の最下位ビットＰ００，Ｐ１０，
Ｐ２０，Ｐ３０に対して、Ｐ０負，Ｐ１負，Ｐ２負，Ｐ
３負として「１」が加算される。
【００３５】以上の説明において、２次のブースのアル
ゴリズムを用いた場合の乗算器について説明したが、異
なる次数の乗算器、例えば１次，３次などの乗算器につ
いても、さらに乗数、被乗数の桁数が異なる場合でも、
本発明を同様に実施でき、同様の効果が得られる。
ゴリズムを用いた場合の乗算器について説明したが、異
なる次数の乗算器、例えば１次，３次などの乗算器につ
いても、さらに乗数、被乗数の桁数が異なる場合でも、
本発明を同様に実施でき、同様の効果が得られる。
【００３６】
【発明の効果】以上説明したように、本発明は、各部分
積に対する正の数への変換において「１」加算されたビ
ットの最下位ビットに「１」を加算する加算器を設け
て、正の数への変換に対する補正を行うようにしたもの
である。
積に対する正の数への変換において「１」加算されたビ
ットの最下位ビットに「１」を加算する加算器を設け
て、正の数への変換に対する補正を行うようにしたもの
である。
【００３７】従って、ブースのアルゴリズムを用いた乗
算器において、回路規模および消費電力を小さくするこ
とが可能となり、演算速度をより高速化できるという格
別な効果を奏するものである。
算器において、回路規模および消費電力を小さくするこ
とが可能となり、演算速度をより高速化できるという格
別な効果を奏するものである。
【図１】本発明の一実施例による乗算器の部分積算出部
分の構成図である。
分の構成図である。
【図２】本発明の一実施例による乗算器の乗算結果算出
部分の構成図である。
部分の構成図である。
【図３】従来の乗算器の乗算結果算出部分の構成図であ
る。
る。
１０ 被乗数 １１ 乗数 １２ 係数生成回路 １３ 部分積生成回路 １４ 加算回路 １５ 部分積 ２０ 補正ビット「１」 ２１，２２ 加算器 ２３ 乗算結果 ２４ キャリー
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】
【課題を解決するための手段】このような目的を達成す
るために、本発明による乗算器は、各部分積の最下位ビ
ットからＭビット目とＭ＋１ビット目の各ビットに
「１」を加算する第１の加算手段と、乗算結果の最下位
ビットからＭビット目に相当するビットに「１」を加算
する第２の加算手段と、第１の加算手段による加算結果
と第２の加算手段とを２の次数に対応させて加算する第
３の加算手段とを備えるものである。また、２の補数表
示された乗数により、２次のブースのアルゴリズムに基
づいて２の次数に対応する係数を生成する手段と、この
係数に基づいて被乗数が０倍，±１倍または±２倍され
て部分積が算出されたものを、さらに、部分積の最下位
ビットからＭビット目とＭ＋１ビット目の各ビットに
「１」を加算して正の数に補正する手段と、この正の数
に補正された部分積を２次のブースのアルゴリズムに基
づいて２の次数に対応させて２ビットずつずらせて配置
する手段と、このように配置された部分積の最下位ビッ
トからＭビット目に相当するビットに「１」を加算する
手段と、各部分積を加算して被乗数と乗数との乗算を求
める手段とを備えるものである。
るために、本発明による乗算器は、各部分積の最下位ビ
ットからＭビット目とＭ＋１ビット目の各ビットに
「１」を加算する第１の加算手段と、乗算結果の最下位
ビットからＭビット目に相当するビットに「１」を加算
する第２の加算手段と、第１の加算手段による加算結果
と第２の加算手段とを２の次数に対応させて加算する第
３の加算手段とを備えるものである。また、２の補数表
示された乗数により、２次のブースのアルゴリズムに基
づいて２の次数に対応する係数を生成する手段と、この
係数に基づいて被乗数が０倍，±１倍または±２倍され
て部分積が算出されたものを、さらに、部分積の最下位
ビットからＭビット目とＭ＋１ビット目の各ビットに
「１」を加算して正の数に補正する手段と、この正の数
に補正された部分積を２次のブースのアルゴリズムに基
づいて２の次数に対応させて２ビットずつずらせて配置
する手段と、このように配置された部分積の最下位ビッ
トからＭビット目に相当するビットに「１」を加算する
手段と、各部分積を加算して被乗数と乗数との乗算を求
める手段とを備えるものである。
Claims (1)
- 【請求項１】 ブースのアルゴリズムに基づき乗数を構
成する所定のビットから２の次数に対応する複数の係数
を生成し、部分積として前記各係数とＭ（Ｍは正整数）
ビットの被乗数との積を複数算出し、これら部分積を２
の次数に対応させて加算することにより乗算結果を算出
する乗算器において、 前記各部分積の最下位ビットからＭビット目とＭ＋１ビ
ット目の各ビットに「１」を加算する第１の加算手段
と、 前記乗算結果の最下位ビットからＭビット目に相当する
ビットに「１」を加算する第２の加算手段と、 前記第１の加算手段による加算結果と前記第２の加算手
段とを２の次数に対応させて加算する第３の加算手段と
を備えることを特徴とする乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258937A JPH0793134A (ja) | 1993-09-24 | 1993-09-24 | 乗算器 |
| US08/311,185 US5485413A (en) | 1993-09-24 | 1994-09-23 | Multiplier utilizing the booth algorithm |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258937A JPH0793134A (ja) | 1993-09-24 | 1993-09-24 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793134A true JPH0793134A (ja) | 1995-04-07 |
Family
ID=17327118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5258937A Pending JPH0793134A (ja) | 1993-09-24 | 1993-09-24 | 乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5485413A (ja) |
| JP (1) | JPH0793134A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677863A (en) * | 1996-04-04 | 1997-10-14 | Hewlett-Packard Co. | Method of performing operand increment in a booth recoded multiply array |
| US6167422A (en) * | 1998-06-19 | 2000-12-26 | Ati International Srl, Beaumont House | Booth multiplication structure which selectively integrates the function of either of incrementing or negating with the function of booth multiplication |
| US6173304B1 (en) * | 1998-08-20 | 2001-01-09 | Lucent Technologies, Inc. | Joint optimization of modified-booth encoder and partial product generator |
| TW479193B (en) * | 2000-11-29 | 2002-03-11 | Ind Tech Res Inst | Multiplier with low power consumption and the operation method thereof |
| TWI289992B (en) * | 2003-12-03 | 2007-11-11 | Via Tech Inc | Method and device for sharing MPEG frame buffers |
| CN102270110B (zh) * | 2011-06-30 | 2013-06-12 | 西安电子科技大学 | 一种改进的基16Booth编码器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116764A (ja) * | 1987-10-29 | 1989-05-09 | Ricoh Co Ltd | 累積加算器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268858A (en) * | 1991-08-30 | 1993-12-07 | Cyrix Corporation | Method and apparatus for negating an operand |
-
1993
- 1993-09-24 JP JP5258937A patent/JPH0793134A/ja active Pending
-
1994
- 1994-09-23 US US08/311,185 patent/US5485413A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116764A (ja) * | 1987-10-29 | 1989-05-09 | Ricoh Co Ltd | 累積加算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5485413A (en) | 1996-01-16 |
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