JPS584440A - 演算論理装置 - Google Patents
演算論理装置Info
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- JPS584440A JPS584440A JP57064843A JP6484382A JPS584440A JP S584440 A JPS584440 A JP S584440A JP 57064843 A JP57064843 A JP 57064843A JP 6484382 A JP6484382 A JP 6484382A JP S584440 A JPS584440 A JP S584440A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は演算論理装置に関する。
一般に、演算論理装置は、Ａ反びＢと相称される又は個
々のピット位置を明確にするために〔Ａｏ・・・・・−
Ａｎ〕及び（Ｂｏ・・・・・・Ｂｎ〕（０・・ｎは演算
論理装置の対応する段を示す）と相称される２つのワー
ドについて動作する。演算論理装置は、各ビット位置に
ついて同様な段を有する。段を一般的に相称する場合に
は％ＪＳｉと相称され、これより右の段は段（ｉ−１’
）、左の段は段（ｉ＋１）と相称される。各段は、２つ
のデータ・ワードＡｉ及びＢｉから対応する位置の２つ
のビットを受けるとともに、いくつかの演算論理動作の
うちの所要のものを指定する制御信号を受ける。演算動
作は加算動作である。減算、乗算及び除算は加算によっ
て部分的に行われる。通常の論理動作は排他的ＯＲ％
ＡＮＤ及びＯＲである。
々のピット位置を明確にするために〔Ａｏ・・・・・−
Ａｎ〕及び（Ｂｏ・・・・・・Ｂｎ〕（０・・ｎは演算
論理装置の対応する段を示す）と相称される２つのワー
ドについて動作する。演算論理装置は、各ビット位置に
ついて同様な段を有する。段を一般的に相称する場合に
は％ＪＳｉと相称され、これより右の段は段（ｉ−１’
）、左の段は段（ｉ＋１）と相称される。各段は、２つ
のデータ・ワードＡｉ及びＢｉから対応する位置の２つ
のビットを受けるとともに、いくつかの演算論理動作の
うちの所要のものを指定する制御信号を受ける。演算動
作は加算動作である。減算、乗算及び除算は加算によっ
て部分的に行われる。通常の論理動作は排他的ＯＲ％
ＡＮＤ及びＯＲである。
さらに、各段は和と相称される出力を発生するとともに
、次の段に供給されるキャリー（すなわちキャリー出力
）と相称される出力を発生する。
、次の段に供給されるキャリー（すなわちキャリー出力
）と相称される出力を発生する。
このキャリーは次の段ではキャリー人力と相称される。
和ビットは複数ビット出力を形成し、上位キャリー信号
は上位相ビットすなわちオーバーフロー・ピッｌ形成す
るが、一般に、出力とじてはあられれない。演算論理装
置が論理機能を実行するとき、複数ビット出力が和出力
として同じ線にあられれる。演算論理装置は、出力を右
又は左にシフトすることを可能にするシフタな含む。
は上位相ビットすなわちオーバーフロー・ピッｌ形成す
るが、一般に、出力とじてはあられれない。演算論理装
置が論理機能を実行するとき、複数ビット出力が和出力
として同じ線にあられれる。演算論理装置は、出力を右
又は左にシフトすることを可能にするシフタな含む。
演算論理装置は複雑であり、その回路要素はプロセッサ
の全体の回路要素のかなりの部分を占める。プロセッサ
全体はチップ−Ｅに形成される場合には、演算論理装置
によって占められるスペースは重要である。本発明の一
般的目的は、わずかな数のゲートのみを使用し且つ半導
体チップ−Ｆに占める領域が小さくてよい演算論理装置
を提供することにある。
の全体の回路要素のかなりの部分を占める。プロセッサ
全体はチップ−Ｅに形成される場合には、演算論理装置
によって占められるスペースは重要である。本発明の一
般的目的は、わずかな数のゲートのみを使用し且つ半導
体チップ−Ｆに占める領域が小さくてよい演算論理装置
を提供することにある。
演算論理装置の各段の回路要素を２つの部分に分割して
考えると便利である。（ただし、ある回路要素は２つの
部分に重複して使用される。）和論理回路と指称される
部分はキャリー人力を含む入力について動作して和出力
に信号を発生し、キャリー論理回路と指称される他の部
分はデータ・ワードのピッ） Ａｉ ＆びＢｉを含む入
力について動作してキャリー出力に信号を発生する。本
発明においては、論理積（ＡＮＤ ）関オ′梃■論理和
（ＯＲ）関数の場合、１つの段のキーｉ １Ｊ−輪埋要
素次の段の和出力において選択されん関数を実行するた
めに次の段（左）の和論理要庫と組合わされる。
考えると便利である。（ただし、ある回路要素は２つの
部分に重複して使用される。）和論理回路と指称される
部分はキャリー人力を含む入力について動作して和出力
に信号を発生し、キャリー論理回路と指称される他の部
分はデータ・ワードのピッ） Ａｉ ＆びＢｉを含む入
力について動作してキャリー出力に信号を発生する。本
発明においては、論理積（ＡＮＤ ）関オ′梃■論理和
（ＯＲ）関数の場合、１つの段のキーｉ １Ｊ−輪埋要
素次の段の和出力において選択されん関数を実行するた
めに次の段（左）の和論理要庫と組合わされる。
すなわち、段（ｉ＋１）の和出ツに出力Ａ−ＡＮＤＢｉ
又はＡｉ ＯＲＢ、 が生（“ ）。この出力に対応
する入力変数についての通′証（７ＡＮＤ又はＯＲ関数
として発生するように右に口ごットだげシフトされる。
又はＡｉ ＯＲＢ、 が生（“ ）。この出力に対応
する入力変数についての通′証（７ＡＮＤ又はＯＲ関数
として発生するように右に口ごットだげシフトされる。
各段の和論理要素は、積段への入力に対する排他的ＯＲ
関数及び和を形成するように配列され、特定の段のだめ
のキャリー倫理回路は加算動作が実行されるときにキヤ
ＩＪ−を形成するように配列される。
関数及び和を形成するように配列され、特定の段のだめ
のキャリー倫理回路は加算動作が実行されるときにキヤ
ＩＪ−を形成するように配列される。
以下、添付図面を参照して本発明の実施例について説明
する。
する。
第１図は演算論理装置の実施例の２つの隣接したｐｉ及
び（ｉ＋１）を示す。Ｒｉは回路要素１２乃至１９を有
し、段（ｉ＋１）は段ｉの回路要素１２乃至１９にそれ
ぞれ対応する回路要素２２乃至２９を有する。これらの
回路要素については後に説明する。段ｌへの入力Ａｉ及
びＢｉ並びに段（ｉ＋１ ）への入力Ａｉ＋１及びＢｉ
＋１は上述した表記法に従って表現されている。和出力
はゲート１３及び１６のＤＯＴ ＡＮＤ接続点ＤＡ１
並びにゲート２６反び２６のＤＯＴ ＡＮＤ接続点Ｄ
Ａ２に発生する。キャリー出力はゲート１８及び１９の
ＤＯＴ ＡＮＤ接続点ＤＡ３並びにゲート２８及び２
９のＤＯＴ ＡＮＤ接続点ＤＡ４に発生する。
び（ｉ＋１）を示す。Ｒｉは回路要素１２乃至１９を有
し、段（ｉ＋１）は段ｉの回路要素１２乃至１９にそれ
ぞれ対応する回路要素２２乃至２９を有する。これらの
回路要素については後に説明する。段ｌへの入力Ａｉ及
びＢｉ並びに段（ｉ＋１ ）への入力Ａｉ＋１及びＢｉ
＋１は上述した表記法に従って表現されている。和出力
はゲート１３及び１６のＤＯＴ ＡＮＤ接続点ＤＡ１
並びにゲート２６反び２６のＤＯＴ ＡＮＤ接続点Ｄ
Ａ２に発生する。キャリー出力はゲート１８及び１９の
ＤＯＴ ＡＮＤ接続点ＤＡ３並びにゲート２８及び２
９のＤＯＴ ＡＮＤ接続点ＤＡ４に発生する。
キャリー人力はゲート１６反び１７（並びに２６及び２
７）に生じる。キャリー出力は補数の形ｃ、−１をとる
。この信号の位相は特に必要、であるときにのみ考える
こととする。
７）に生じる。キャリー出力は補数の形ｃ、−１をとる
。この信号の位相は特に必要、であるときにのみ考える
こととする。
各段は、４つの関数のうちの１つを実行する一般的な演
算論理装置を制御する信号から導出される３つの信号Ｓ
Ｘ％ ＳＮＯ及びＳＯを受ける。この関係は表１に示さ
れている。
算論理装置を制御する信号から導出される３つの信号Ｓ
Ｘ％ ＳＮＯ及びＳＯを受ける。この関係は表１に示さ
れている。
表 １
関数 Ｓｏ ＳＸ ５ＮＯ−■−――■−
−騨−−―−−ユ、−−一一−和 １ １
１ ＡＮＤ ０ ０ １ ０Ｒ１０１ 排他的ＯＲ０１，０ 列の頭部に表記されたｓｏ、ｓｘ又はＳＮＯの信号は１
が列にあられれる関数列のＯＲ論理関数なので、この信
号変換は表１から明らかな一般的な組合せ論理回路から
得ることができる。
−騨−−―−−ユ、−−一一−和 １ １
１ ＡＮＤ ０ ０ １ ０Ｒ１０１ 排他的ＯＲ０１，０ 列の頭部に表記されたｓｏ、ｓｘ又はＳＮＯの信号は１
が列にあられれる関数列のＯＲ論理関数なので、この信
号変換は表１から明らかな一般的な組合せ論理回路から
得ることができる。
シフタは、段ｉのための論理ゲート１４及び１５並びに
段（ｉ＋１ ）のためのゲート２４反び２５、これらの
出力のＤＯＴ ＡＮＤ接続点ＤＡ５及びＤ Ａ ６
ｓ及びシフト信号ＳＨを繰上げる制御線から構成される
。シフタは周知なので、右（図では上）へ１ビット位置
シフトするための回路要素のみを図に示しである。５Ｈ
＝０のとき、ゲート１４が使用可能とされ、ゲート１５
が使用禁止され段ｉの和出力Ｒｉの補数形１が段ｉの出
力に生じる。後述するように、段ｉはＡＮＤ及びＯＲ関
数のだめの出力Ｒ１−１を発生し、論理出力Ｒｉは段（
ｉ＋１）’の和屈力に生じる。５Ｈ＝１のときには、ゲ
ート１５が使用可能とされ、ゲート１４が使用禁止され
、動作に無関係に出力計の位置を維持するために右へ１
ビツトシフトする。
段（ｉ＋１ ）のためのゲート２４反び２５、これらの
出力のＤＯＴ ＡＮＤ接続点ＤＡ５及びＤ Ａ ６
ｓ及びシフト信号ＳＨを繰上げる制御線から構成される
。シフタは周知なので、右（図では上）へ１ビット位置
シフトするための回路要素のみを図に示しである。５Ｈ
＝０のとき、ゲート１４が使用可能とされ、ゲート１５
が使用禁止され段ｉの和出力Ｒｉの補数形１が段ｉの出
力に生じる。後述するように、段ｉはＡＮＤ及びＯＲ関
数のだめの出力Ｒ１−１を発生し、論理出力Ｒｉは段（
ｉ＋１）’の和屈力に生じる。５Ｈ＝１のときには、ゲ
ート１５が使用可能とされ、ゲート１４が使用禁止され
、動作に無関係に出力計の位置を維持するために右へ１
ビツトシフトする。
排他的ＯＲ関数（第２図）
制御信号５ＮＯ１ＳＯ又はＳＸが論理レベル１を有する
とき、ＡＮＤ反転ゲートは該ゲートへのＡＮＤ反転論理
関数に従ってその出力に１及び０を発生することが可能
となる。例えば、ゲート１日についてみると、一般的な
場合、出力は、すなわち ＳＮＯ＋Ａｉ＋Ｂｉ である。５ＮＯ＝１ （すなわち５ＮＯ＝Ｏ）のとき
、この論理式は、 ｉ Ｂｉ すなわち Ａｉ＋Ｂ。
とき、ＡＮＤ反転ゲートは該ゲートへのＡＮＤ反転論理
関数に従ってその出力に１及び０を発生することが可能
となる。例えば、ゲート１日についてみると、一般的な
場合、出力は、すなわち ＳＮＯ＋Ａｉ＋Ｂｉ である。５ＮＯ＝１ （すなわち５ＮＯ＝Ｏ）のとき
、この論理式は、 ｉ Ｂｉ すなわち Ａｉ＋Ｂ。
となる。このように、ゲートに与えられる制御信号が論
理レベル０にセットされると、ゲートは“使用可能（ｅ
ｎａｂｌｅ ）”になる。より一般的にいうと、あらゆ
る論理関数のゲートは、制御信号が制御信号論理項を該
ゲートの出方の論理和形式において０又は論理積形式に
おいて１にする論理値（０又は１）を有するとき６使用
可能にされた”と相称される。
理レベル０にセットされると、ゲートは“使用可能（ｅ
ｎａｂｌｅ ）”になる。より一般的にいうと、あらゆ
る論理関数のゲートは、制御信号が制御信号論理項を該
ゲートの出方の論理和形式において０又は論理積形式に
おいて１にする論理値（０又は１）を有するとき６使用
可能にされた”と相称される。
同様に、ＡＮＤ反転ゲートへの制御信号大刀が論理０の
とき、該ゲートは他の入力の状態に無関係にレベル１の
出力を発生し、この場合、該ゲートは６使用禁止にされ
た（ｄｉｓａｂｌｅｄ）′ と相称される。（より一般
的にいうと、制御信号は、和出力中で１として及び積出
力中で０として生じる。）使用禁止ゲートの出力はそれ
自身使用可能であることに留意されたい。
とき、該ゲートは他の入力の状態に無関係にレベル１の
出力を発生し、この場合、該ゲートは６使用禁止にされ
た（ｄｉｓａｂｌｅｄ）′ と相称される。（より一般
的にいうと、制御信号は、和出力中で１として及び積出
力中で０として生じる。）使用禁止ゲートの出力はそれ
自身使用可能であることに留意されたい。
ゲート１２は排他的ＯＲ関数すなわち
Ａｊ Ｂｉ 十Ａ、 Ｂｉ
（Ａ ＥＸＯＲＢとも表記さレル）
を直接形成する。多くの周知の排他的ＯＲ回路が存在し
、またこの関数は周知のようにい（つかの相互接続され
た論理ゲートによって実現できる。
、またこの関数は周知のようにい（つかの相互接続され
た論理ゲートによって実現できる。
ゲート１２の出力は他のゲートの出力を考嘴しなければ
ならないので、排他的ＯＲ関数として直接使用されない
。ゲート１７はゲート１２からの入力について単にイン
バータとして作用するように制御人力５Ｘ＝１及びキャ
リー人力の値Ｃ’＝１（後述）によって使用可能にされ
る。ゲート１３は信号５Ｘ＝１を受ける。（信号ＳＸは
５Ｘ＝１でないとゲート１３が使用禁止とされ、この関
数には関係ない。）ゲート１３はまたゲート１２反び１
７の出力を受ける。ゲート１２及び１７の出力は互いに
補数をなす（何故ならゲート１７はゲート１２の出力を
反転させる）ので、ゲート１６へのこれら２つの入力の
一方は必ず０になるので、ゲート１６は前の例のように
制御信号により直接ではなく論理信号によって使用可能
にされる。ゲート１６は、一方の入力において使用可能
信号Ｃ＝１を受け、他方の入力において排他的ＯＲ関数
の補数形を受け、この信号を再補数化する単なるインバ
ータとして作用する。この信号はゲート１３及び１６の
出力のＤＯＴ ＡＮＤ接続点ＤＡ１に生じる。前述の
ようにゲート１３は論理レベル１を発生するので、ＤＯ
Ｔ ＡＮＤ接続点の出力は排他的ＯＲ関数 ＡＢ 十ＡＢ である。
ならないので、排他的ＯＲ関数として直接使用されない
。ゲート１７はゲート１２からの入力について単にイン
バータとして作用するように制御人力５Ｘ＝１及びキャ
リー人力の値Ｃ’＝１（後述）によって使用可能にされ
る。ゲート１３は信号５Ｘ＝１を受ける。（信号ＳＸは
５Ｘ＝１でないとゲート１３が使用禁止とされ、この関
数には関係ない。）ゲート１３はまたゲート１２反び１
７の出力を受ける。ゲート１２及び１７の出力は互いに
補数をなす（何故ならゲート１７はゲート１２の出力を
反転させる）ので、ゲート１６へのこれら２つの入力の
一方は必ず０になるので、ゲート１６は前の例のように
制御信号により直接ではなく論理信号によって使用可能
にされる。ゲート１６は、一方の入力において使用可能
信号Ｃ＝１を受け、他方の入力において排他的ＯＲ関数
の補数形を受け、この信号を再補数化する単なるインバ
ータとして作用する。この信号はゲート１３及び１６の
出力のＤＯＴ ＡＮＤ接続点ＤＡ１に生じる。前述の
ようにゲート１３は論理レベル１を発生するので、ＤＯ
Ｔ ＡＮＤ接続点の出力は排他的ＯＲ関数 ＡＢ 十ＡＢ である。
前述の信号ｃ＝ｉがゲート１５及び１９の出力のＤＯＴ
ＡＮＤ接続点に発生するように制御信号５ＮＯ＝Ｏ
はゲート１５を使用禁止とし、制御信号５Ｏ＝Ｏはゲー
ト１９を使用禁止とする。
ＡＮＤ接続点に発生するように制御信号５ＮＯ＝Ｏ
はゲート１５を使用禁止とし、制御信号５Ｏ＝Ｏはゲー
ト１９を使用禁止とする。
和及びキャリー（第３図）
相はキャリー人力Ｃ１＋１を伴なった入力ＡｉとＢｉの
排他的ＯＲ関数なので、この関数についての説明は前述
の説明の続きである。（排他的ＯＲ関数は連合的且つ相
互的である。）この動作の場合、制御信号ＳＸは排他的
ＯＲ関数と同様に論理レベル１にセットされるが、制御
信号ＳＮＯ及びＳＯは排他的ＯＲ動作とは反対に両方と
も１にセットされる。
排他的ＯＲ関数なので、この関数についての説明は前述
の説明の続きである。（排他的ＯＲ関数は連合的且つ相
互的である。）この動作の場合、制御信号ＳＸは排他的
ＯＲ関数と同様に論理レベル１にセットされるが、制御
信号ＳＮＯ及びＳＯは排他的ＯＲ動作とは反対に両方と
も１にセットされる。
後述するように、キャリー人カ信号ｃｉ−１はその段の
右への演算結果に応じて０又は１の値を有する。ゲート
１７は信号５Ｘ＝１によって使用可能とされ、論理関数 Ｎ０Ｔ（ＣＨＩ ＡＮＤ （Ａ ＥＸＯＲＢ））すな
わち Ｃ４１＋ＮＯＴ （Ａ ＥＸＯＲＢ） を発生する。信号５ｘ＝ｉはまたゲート１３がゲート１
２及び１７に応答して論理関数 Ｎ０Ｔ（（Ａ ＥＸＯＲＢ）ＡＮＤ（Ｃト１十（ＮＯＴ
Ａ ＥＸＯＲＢ））） を発生できるようにする。この出力は （ＮＯＴ（Ｃ４１））ＯＲ（ＮＯＴ（Ａ ＥＸＯＲＢ）
）と簡単に表現できる。
右への演算結果に応じて０又は１の値を有する。ゲート
１７は信号５Ｘ＝１によって使用可能とされ、論理関数 Ｎ０Ｔ（ＣＨＩ ＡＮＤ （Ａ ＥＸＯＲＢ））すな
わち Ｃ４１＋ＮＯＴ （Ａ ＥＸＯＲＢ） を発生する。信号５ｘ＝ｉはまたゲート１３がゲート１
２及び１７に応答して論理関数 Ｎ０Ｔ（（Ａ ＥＸＯＲＢ）ＡＮＤ（Ｃト１十（ＮＯＴ
Ａ ＥＸＯＲＢ））） を発生できるようにする。この出力は （ＮＯＴ（Ｃ４１））ＯＲ（ＮＯＴ（Ａ ＥＸＯＲＢ）
）と簡単に表現できる。
ゲート１６は、Ｎ０ＴＣｉ−１と
ＣｉＩ 十ＮＯＴ Ａ ＥＸＯＲＢ
とを受けて、ＡＮＤ反転関数
Ｎ０Ｔ（（ＮＯＴ Ｃ４１）（Ｃ１Ｉ＋ＮＱＴ ＡＥ
ＸＯＲＢ）） 簡単に表現すれば ＣＨ１＋Ａ ＥＸＯＲＢ を発生する。ゲート１６及び１６のドツト出力における
ＡＮＤ機能は、積の和を生じさせるＣ４１（Ａ ＥＸＯ
ＲＢ）＋Ｃ４１（ＮＯＴ（ＡＥＸＯＲＢ）） を発生するために補数項がＡＮＤ関数中で削除されるこ
とから容易に理解できるであろう。これらの項のそれぞ
れは入力Ａｉ、Ａｉ及びｃ、−１中の奇数番目の１ビツ
トを示す。
ＸＯＲＢ）） 簡単に表現すれば ＣＨ１＋Ａ ＥＸＯＲＢ を発生する。ゲート１６及び１６のドツト出力における
ＡＮＤ機能は、積の和を生じさせるＣ４１（Ａ ＥＸＯ
ＲＢ）＋Ｃ４１（ＮＯＴ（ＡＥＸＯＲＢ）） を発生するために補数項がＡＮＤ関数中で削除されるこ
とから容易に理解できるであろう。これらの項のそれぞ
れは入力Ａｉ、Ａｉ及びｃ、−１中の奇数番目の１ビツ
トを示す。
２つ以−ＦのＡｉ％Ｂｉ及びｃｉ−１が１ならば、キャ
リー出力関数は１である。ゲート１８及び１９のＤＯＴ
ＡＮＤ接続点ＤＡ３に補数キャリー出カＣｉが発生
される。ゲート１８は制御信号５ＮＯ＝１によって使用
可能にされ、ゲート１９は制御信号５Ｏ＝１によって使
用可能にされる。キャリー出力の式中の項ＡＢはゲート
１８の出力に応じて決定され、項Ｃ１−１７Ｂ及びｃ、
−１Ａ石はゲート１２及び１７からの入力に基きゲート
１９によって形成される。
リー出力関数は１である。ゲート１８及び１９のＤＯＴ
ＡＮＤ接続点ＤＡ３に補数キャリー出カＣｉが発生
される。ゲート１８は制御信号５ＮＯ＝１によって使用
可能にされ、ゲート１９は制御信号５Ｏ＝１によって使
用可能にされる。キャリー出力の式中の項ＡＢはゲート
１８の出力に応じて決定され、項Ｃ１−１７Ｂ及びｃ、
−１Ａ石はゲート１２及び１７からの入力に基きゲート
１９によって形成される。
ＡＮＤ関数（第゛４図）
キャリー論理回路要素はゲート１８反び１９のＤＯＴ
ＡＮＤ接続点にＡＮＤ関数の補数を発生し、和回路要
素は処理段から対応する信号を受けてこれを反転する。
ＡＮＤ接続点にＡＮＤ関数の補数を発生し、和回路要
素は処理段から対応する信号を受けてこれを反転する。
出力積Ａ１−ｌＢ１−１は出力を入力に整列させるため
に第１図のシフ、りによって右（図では−Ｌ）にシフト
される。
に第１図のシフ、りによって右（図では−Ｌ）にシフト
される。
この動作の場合、積ＡｉＪが段ｉのキャリー出力として
生じるように制御信号５ＮＯ＝０はゲート１９を使用禁
止にし、信号５Ｏ＝ＩＦｉ、ゲート１８を使用可能にす
る。制御信号５Ｘ＝Ｏはゲート１７を使用禁止にし、ゲ
ート１７の出力ＩＩｍはキャリー人力Ｕ−ＩＢｉ−１に
対する単なるインバータとして動作するようにゲート１
６を使用可能にする。制御信号５Ｘ＝Ｏは、また、ゲー
ト１６の積出力Ａ１−ｌＢ１−１が段ｉの相出力に生じ
るようにゲート１６を使用禁止にする。
生じるように制御信号５ＮＯ＝０はゲート１９を使用禁
止にし、信号５Ｏ＝ＩＦｉ、ゲート１８を使用可能にす
る。制御信号５Ｘ＝Ｏはゲート１７を使用禁止にし、ゲ
ート１７の出力ＩＩｍはキャリー人力Ｕ−ＩＢｉ−１に
対する単なるインバータとして動作するようにゲート１
６を使用可能にする。制御信号５Ｘ＝Ｏは、また、ゲー
ト１６の積出力Ａ１−ｌＢ１−１が段ｉの相出力に生じ
るようにゲート１６を使用禁止にする。
ＡＮＤ関数（第６図ン
第６図はＡＮＤ論理関数に関係する第１図の２段の回路
要素のみを示す。ゲート１８は制御信号５ＮＯ＝１によ
って使用可能とされ、入力ＡｉｄびＢｉについてＡＮＤ
反転論理関数を実行する。
要素のみを示す。ゲート１８は制御信号５ＮＯ＝１によ
って使用可能とされ、入力ＡｉｄびＢｉについてＡＮＤ
反転論理関数を実行する。
ゲート２６はこの信号を反転し、ゲート１５は段ｉに反
転関数を発生するために信号５Ｈ＝１によって使用可能
にされる。ゲート１９．２３及び２７（これにこれと対
応するゲート２９．１３及び１７）は制御信号５ｘ＝ｏ
及び５ｏ＝ｏによって使用禁止にされる。
転関数を発生するために信号５Ｈ＝１によって使用可能
にされる。ゲート１９．２３及び２７（これにこれと対
応するゲート２９．１３及び１７）は制御信号５ｘ＝ｏ
及び５ｏ＝ｏによって使用禁止にされる。
ＯＲ論理関数（第５図ン
第５図の単一段において、キャリー論理回路は論理変数
Ａｉ及びＢ、を受けて、段１９のキャリー出力に論理関
数Ａｉ十Ｂｉを発生する。和論理回路は段（ｉ−１）か
らのキャリー人力 Ａ１−１＋Ｂ１−１ について動作し、段１６の出力に信号 Ａ１−１ ＋Ｂｉ −１ を発生する。シフト回路は論理和か入力変数Ａ反びＢの
対応ビットと整列するように段１６の出力信号を１ビツ
ト位置右ヘシフトするために信号５Ｈ＝１に応答する。
Ａｉ及びＢ、を受けて、段１９のキャリー出力に論理関
数Ａｉ十Ｂｉを発生する。和論理回路は段（ｉ−１）か
らのキャリー人力 Ａ１−１＋Ｂ１−１ について動作し、段１６の出力に信号 Ａ１−１ ＋Ｂｉ −１ を発生する。シフト回路は論理和か入力変数Ａ反びＢの
対応ビットと整列するように段１６の出力信号を１ビツ
ト位置右ヘシフトするために信号５Ｈ＝１に応答する。
キャリー論理回路バスにおいて、ゲート１８はその出力
にＡＮＤ反転関数Ａｉ Ｂｉ を発生するために制御
信号５ＱＯ＝１’によって使用可能にされる。制御信号
５Ｘ＝Ｏはゲート１９がゲート１２からの入力Ａ ＥＸ
ＯＲＨに対して単なるインバ〜りとして作用するように
ゲート１９．の入力に別の１ビツトを発生するためにゲ
ート１７を使用禁止にする。ゲート１８及び１９のＤＯ
Ｔ ＡＮＤ接続点ＤＡ３において、出力は、 （デ〒ｊ了）（ＡｉＢｉ十肩犯）＝（）ｑ＋η）ＣＡ、
Ｂ。
にＡＮＤ反転関数Ａｉ Ｂｉ を発生するために制御
信号５ＱＯ＝１’によって使用可能にされる。制御信号
５Ｘ＝Ｏはゲート１９がゲート１２からの入力Ａ ＥＸ
ＯＲＨに対して単なるインバ〜りとして作用するように
ゲート１９．の入力に別の１ビツトを発生するためにゲ
ート１７を使用禁止にする。ゲート１８及び１９のＤＯ
Ｔ ＡＮＤ接続点ＤＡ３において、出力は、 （デ〒ｊ了）（ＡｉＢｉ十肩犯）＝（）ｑ＋η）ＣＡ、
Ｂ。
＋τ、Ｉ）−茂鼾一程Ｔ町
のよ５に組合わされる。
制御信号５ｘ＝ｏは、ゲート１６が出力Ａｉ −１＋Ｂ
ｉ −１ を発生するためにＡＮＤ論理関数について説明したよう
に単なるインバータとして作用するようにゲート１３及
び１７を使用禁止にする。
ｉ −１ を発生するためにＡＮＤ論理関数について説明したよう
に単なるインバータとして作用するようにゲート１３及
び１７を使用禁止にする。
第７図はＯＲ論理関数に僕係する第１図の２段の回路要
素のみを示す。第７図の回路の動作については、構成に
おいて同様な第６図の回路に関する説明及び上述のＯＲ
関数についての説明から明らかなのでここでは説明しな
い。
素のみを示す。第７図の回路の動作については、構成に
おいて同様な第６図の回路に関する説明及び上述のＯＲ
関数についての説明から明らかなのでここでは説明しな
い。
他の実施例
−Ｆ述した回路は、多くの用途において好ましいもので
あるが、本発明の範囲を逸脱することなく例えばＯＲ反
転論理要素を使用して又は他の目的のために容易に変更
できることは尚業者には明らかであろう。
あるが、本発明の範囲を逸脱することなく例えばＯＲ反
転論理要素を使用して又は他の目的のために容易に変更
できることは尚業者には明らかであろう。
第１図は本発明によるデータ処理装置の演算論理装置の
実施例の２つの代表的段を示す論理回路図、第２図は排
他的ＯＲ動作を実行する第１図の演算論理装置の１つの
段を示す論理回路図、第３図は和文びキャリー動作を実
行する第１図の演算論理装置の１つの段を示す論理回路
図、第４図はＡＮＤ動作を実行する第１図の演算論理装
置の１つの段を示す論理回路図、第５図はＯＲ動作を実
行する第１図の演算論理装置の１つの段を示す論理回路
図、第６図及び第７図はそれぞれＡＮＤｑびＯＲ動作の
別の説明を行うためにいくつかの−ＩＡ回路要素が除去
された演算論理装置の隣接した２つの段を示す論理回路
図である。 １２．２２・・・・排他的ＯＲゲート、１３．１４．１
５．１６．１７．１Ｂ、１９．２６．２４．２５、２６
、２７、２８・・・・ＮＡＮＤゲート。
実施例の２つの代表的段を示す論理回路図、第２図は排
他的ＯＲ動作を実行する第１図の演算論理装置の１つの
段を示す論理回路図、第３図は和文びキャリー動作を実
行する第１図の演算論理装置の１つの段を示す論理回路
図、第４図はＡＮＤ動作を実行する第１図の演算論理装
置の１つの段を示す論理回路図、第５図はＯＲ動作を実
行する第１図の演算論理装置の１つの段を示す論理回路
図、第６図及び第７図はそれぞれＡＮＤｑびＯＲ動作の
別の説明を行うためにいくつかの−ＩＡ回路要素が除去
された演算論理装置の隣接した２つの段を示す論理回路
図である。 １２．２２・・・・排他的ＯＲゲート、１３．１４．１
５．１６．１７．１Ｂ、１９．２６．２４．２５、２６
、２７、２８・・・・ＮＡＮＤゲート。
Claims (1)
- 【特許請求の範囲】 複数の段を有し、各段が、和出力と、キャリー出力と、
２つの複数ビット・データ・ワードの対応ビットを受け
る２つのデータ入力と、前の段からのキャリー出力を受
ける入力とを含む演算論理装置と、 前記データ入力ビットの論理関数をキャリー出力に発生
し且つ前記和出力にキャリー人力の論理関数を発生する
ために所定の論理動作を画定する制御信号及び前記デー
タ入力に応動する手段と、出力ビットを再整列させるた
めに前記和出力の信号を右へ１ピット位置シフトする手
段と、を具備する演算論理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US278794 | 1981-06-29 | ||
| US06/278,794 US4435782A (en) | 1981-06-29 | 1981-06-29 | Data processing system with high density arithmetic and logic unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584440A true JPS584440A (ja) | 1983-01-11 |
| JPH0225537B2 JPH0225537B2 (ja) | 1990-06-04 |
Family
ID=23066398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064843A Granted JPS584440A (ja) | 1981-06-29 | 1982-04-20 | 演算論理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4435782A (ja) |
| EP (1) | EP0068109B1 (ja) |
| JP (1) | JPS584440A (ja) |
| DE (1) | DE3278335D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471454A (en) * | 1981-10-27 | 1984-09-11 | Ibm Corporation | Fast, efficient, small adder |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
| IT1210765B (it) * | 1987-05-27 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Unita logico aritmetica in tecnologia c mos |
| US4851714A (en) * | 1987-12-11 | 1989-07-25 | American Telephone And Telgraph Company, At&T Bell Laboratories | Multiple output field effect transistor logic |
| US5168568A (en) * | 1989-02-06 | 1992-12-01 | Compaq Computer Corporation | Delaying arbitration of bus access in digital computers |
| JPH06149540A (ja) * | 1992-11-05 | 1994-05-27 | Mitsubishi Electric Corp | 算術論理演算回路 |
| US6142581A (en) * | 1995-12-26 | 2000-11-07 | Denso Corporation | Hydraulic circuit having a rotary type pump and brake apparatus for a vehicle provided with the same |
| US6065028A (en) * | 1996-09-16 | 2000-05-16 | International Business Machines Corporation | Multifunctional macro |
| US7577869B2 (en) * | 2004-08-11 | 2009-08-18 | Ati Technologies Ulc | Apparatus with redundant circuitry and method therefor |
| US9098932B2 (en) * | 2004-08-11 | 2015-08-04 | Ati Technologies Ulc | Graphics processing logic with variable arithmetic logic unit control and method therefor |
| US9135017B2 (en) * | 2007-01-16 | 2015-09-15 | Ati Technologies Ulc | Configurable shader ALU units |
| US9037931B2 (en) | 2011-12-21 | 2015-05-19 | Advanced Micro Devices, Inc. | Methods and systems for logic device defect tolerant redundancy |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48102939A (ja) * | 1972-04-07 | 1973-12-24 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3454751A (en) | 1966-01-20 | 1969-07-08 | Westinghouse Electric Corp | Binary adder circuit using denial logic |
| US4157589A (en) * | 1977-09-09 | 1979-06-05 | Gte Laboratories Incorporated | Arithmetic logic apparatus |
| US4218747A (en) | 1978-06-05 | 1980-08-19 | Fujitsu Limited | Arithmetic and logic unit using basic cells |
| US4349888A (en) | 1980-09-08 | 1982-09-14 | Motorola, Inc. | CMOS Static ALU |
-
1981
- 1981-06-29 US US06/278,794 patent/US4435782A/en not_active Expired - Lifetime
-
1982
- 1982-04-20 JP JP57064843A patent/JPS584440A/ja active Granted
- 1982-05-05 DE DE8282103881T patent/DE3278335D1/de not_active Expired
- 1982-05-05 EP EP82103881A patent/EP0068109B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48102939A (ja) * | 1972-04-07 | 1973-12-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0068109A3 (en) | 1985-12-11 |
| DE3278335D1 (en) | 1988-05-19 |
| US4435782A (en) | 1984-03-06 |
| EP0068109B1 (en) | 1988-04-13 |
| EP0068109A2 (en) | 1983-01-05 |
| JPH0225537B2 (ja) | 1990-06-04 |
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