JPH027125A - 加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、２進数の信号を加算するための加算回路に
関する。

［従来の技術］ 第２図は、例えば１６ビツトの信号（Ａ、、Ａへ３．）
、（［（、、Ｂ、、・＝０．３．）相互を加算し、加算
信号（Ｓ、、Ｓ、、・・・Ｓ３．）を得るために、４ヒ
・ノド加Ｂｌｔｏを８個用いた３２ヒツト加算回路を示
していて、各段のキャリー出力が上位のキャリー入力と
なるように接続されている。

［発明が解決しようとする課題］ ところが、上述の加算回路では、キャリー信号が４ビツ
ト加算器ＩＯを伝搬する時間をＴとすれば、３２ピット
加算回路において、最」１位のキャリー出力が得られる
まで８Ｔらの時間を必要とし、演算速度が遅くなるとい
った欠点があった。

この発明は上述の欠点をなくすためになされたものであ
り、キャリー信号の伝搬時間を高速にした加算回路を提
供することを目的とする。

［課題を解決するための手段］ この発明の加算回路は、２桁以上の加算器のブロックに
おけるキャリー出力を上位の加算器ブロックに対するキ
ャリー入力となるように接続した加算回路において、　
最下位桁へのキャリー入力端子と、最上位桁のキャリー
出力端子との間に接続した第１のスイッチ回路と、一端
がキャリー出力端子に接続され、他端かキャリー信号の
アクティブレベルのノードに接続された第２のスイッチ
回路と、一端かキャリー出力端子に接続され、他端かキ
ャリー信号のインアクティブレベルのノードに接続され
た第３のスイッチ回路と、各加算器ブロックは、入力の
２組の２進数の各桁がすべて不一致であるとき、そのブ
ロックをキャリーが伝搬ずろことを示すキャリー伝搬信
号を発生し、又、２進数のある桁がともに１であり、か
つ該桁より上位の２入力かすべて不一致であるとき、そ
のブロックでキャリーが発生ずることを示すキャリー発
生信号を発生し、本加算器を構成する加算器ブロックす
べて該桁キャリー伝搬信号を発生ずるときは、第１のス
イッチ回路をオンにして、第２及び第３のスイッチ回路
をオフに制御し、ある加算器ブロックがキャリー発生信
号を発生し、がつ、該ブロックより上位のすべての加算
器ブロックがキャリー伝搬信号を発生ずるときは、第２
のスイッチ回路をオンにして、第１及び・第３のスイッ
チ回路をオフに制御し、又、前記第２の状態以外のとき
は、第３のスイッチ回路をオンにして第１及び第２のス
イッチ回路をオフに制御する、制御ロジック回路と、 を備えたことを特徴とする。

［作用］ 各加算器ブロックをキャリーか伝搬するか、または各加
算器ブロックでキャリーを発生するかに応じて所定のキ
ャリー信号を出力するようにしたので、接続した加算器
の段数に関係なく高速にキャリー信号を得ることかでき
ろ。

［実施例］ 第１図にこの発明の加算回路の一実施例を示している。

各４ピツト加算器ｌＯの出力信号Ｐｉ、Ｇｉは、制御ロ
ノック回路２０に入力されていて、入力された信号Ｐｉ
、Ｇｉの状態に基づき、第１スイツチＳ１ないし第３ス
イツチＳ３を制御する。

Ｐｉは、その加算器ブロックをキャリーが伝搬すること
を示す制御信号で、入力の２組の２進数の各桁がすべて
不一致のとさにアクティブとなる。

Ｇｉは、その加算器ブロックでキャリーか発生すること
を示す制御信号で、入力の２組の２進数のある桁かと乙
に１であり１、かつ該桁より上位の２入力がすべて不一
致であるときアクティブとなる。

第１スイソヂＳｌ、第２スイッチＳ２．第３スイツチＳ
３の各々の一方の端子は、端子Ｏに接続されていて、こ
の端子Ｏかキャリー出力端子となる。

第１スイツチＳ１の他の端子へは、最下位の４ヒツト加
算器１０へのキャリー入力が印加され、又、第２スイッ
ヂＳ２．第３スイツチＳ３のそれぞれの他方の端子はキ
ャリー信号のアクティブレベルのノードＭ、キャリー信
号のインアクティブレベルのノードＮにそれぞれ接続さ
れる。

次表は、制御ロジック回路２０における制御内容を示し
ていて、６出力信号Ｐｉ、Ｇｉの出力に応じて第１スイ
ツヂＳ１〜第３スイツチＳ３が制御され、キャリー出力
端子Ｏに、最下位の４ヒツト加算器ＩＯへのギャソー入
力。キャリー信号のアクティブレベルあるいはインアク
ティブレベルが出力されろ。

尚、次表は、Ｐｉ、Ｇｉがアクティブハイの場合につい
て述へたか、Ｉ〕ｉ、Ｇｉはアクティブローであってら
よい。

このような回路であれば、キャリー信号の伝搬時間は、
１個の４ビツト加算器１０におげろ伝搬時間′Ｆに等し
くなる。

表 ［発明の効果］ 以上説明したように、この発明は、各加算器におけろ第
１及び第２スイソヂ端子の状態に応じ所定のキャリー信
号を出力するようにしたので、接続した加算器の段数に
関係なく高速にキャリー信号を得ることができる。

【図面の簡単な説明】

第１図は、この発明の加算回路の一実施例を示すブロッ
ク図、第２図は、従来の加算回路を示すブロック図であ
る。 ！０・・４ビツト加算器、２０・・・制御ロジック回路
、Ｓｌ・・第１スイツヂ、Ｓ２・・・第２スイツチ、Ｓ
３　・第３スイツチ。

Claims (1)

【特許請求の範囲】
1. （１）２桁以上の加算器のブロックにおけるキャリー出
   力を上位の加算器ブロックに対するキャリー入力となる
   ように接続した加算回路において、最下位桁へのキャリ
   ー入力端子と、最上位桁のキャリー出力端子との間に接
   続した第１のスイッチ回路と、一端がキャリー出力端子
   に接続され、他端がキャリー信号のアクティブレベルの
   ノードに接続された第２のスイッチ回路と、一端がキャ
   リー出力端子に接続され、他端がキャリー信号のインア
   クティブレベルのノードに接続された第３のスイッチ回
   路と、各加算器ブロックは、入力の２組の２進数の各桁
   がすべて不一致であるとき、そのブロックをキャリーが
   伝搬することを示すキャリー伝搬信号を発生し、又、２
   進数のある桁がともに１であり、かつ該桁より上位の２
   入力がすべて不一致であるとき、そのブロックでキャリ
   ーが発生することを示すキャリー発生信号を発生し、本
   加算器を構成する加算器ブロックすべて該桁キャリー伝
   搬信号を発生するときは、第１のスイッチ回路をオンに
   して、第２及び第３のスイッチ回路をオフに制御し、あ
   る加算器ブロックがキャリー発生信号を発生し、かつ、
   該ブロックより上位のすべての加算器ブロックがキャリ
   ー伝搬信号を発生するときは、第２のスイッチ回路をオ
   ンにして、第１及び第３のスイッチ回路をオフに制御し
   、又、前記第２の状態以外のときは、第３のスイッチ回
   路をオンにして第１及び第２のスイッチ回路をオフに制
   御する、制御ロジック回路と、 を備えたことを特徴とする加算回路。