KR100223753B1 - 2비트 전가산기 - Google Patents

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Abstract

본 발명은 2비트 전가산기에 관한 것으로, 특히 캐리의 발생 속도를 향상시켜 전체적인 가산기의 속도를 향상시키는 2비트 전가산기에 관한 것으로, 인가되는 2비트의 제1 및 제2 입력 데이타(A, B)의 LSB(Least Significant Bit)(A1, B1)와 인가되는 캐리 입력 신호(Ci)를 입력으로 LSB의 캐리(Ci1)를 발생하는 LSB 캐리 발생부(1), 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 상기 제1 및 제2 입력 데이타의 LSB(A1, B1)와 입력되는 캐리 입력 신호를 입력으로 LSB의 합(S1)을 출력하는 LSB 합 발생부(2), 입력되는 2비트의 제1 및 제2 입력 데이타(A, B)의 MSB(Most Significant Bit)(A2, B2)와 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 LSB의 캐리(Ci1)를 입력으로 MSB의 캐리(Ci2)를 발생하는 MSB 캐리 발생부(3), 및 상기 제1 및 제2 입력 데이터의 MSB(A2, B2)와 상기 LSB 캐리 발생부(1)의 캐리 출력(Ci1)을 입력으로 MSB의 합을 출력하는 MSB 합 발생부(4)로 구성된다. 따라서 본 발명은 캐리 발생 시간이 4개의 트랜지스터를 통과하는 시간과 같아져서 전체적인 가산기의 처리 속도의 향상을 가져오는 효과가 있다.

Description

2비트 전가산기
제1도는 본 발명의 일 실시예에 따른 2비트 전가산기의 구성도.
제2도는 제1도의 LSB 캐리 발생부와 LSB 합 발생부의 세부 구성도.
제3도는 제1도의 MSB 캐리 발생부와 MSB 합 발생부의 세부 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : LSB 캐리 발생부 2 : LSB 합 발생부
3 : MSB 캐리 발생부 4 : MSB 합 발생부
10, 20 : 오아 게이트 11, 12, 21, 22 : 엔드 게이트
13, 23, 31 : 노아 게이트 14, 24, 41, 43 : 인버터
30 : 낸드 게이트 40, 42 : 배타적 오아 게이트
P1, P2, P3, P4, P5 : PMOS 트랜지스터
N1, N2, N3 : NMOS 트랜지스터
본 발명은 전자회로 기술에 관한 것으로, 특히 전체적인 가산기의 속도를 향상시키는 2비트 전가산기에 관한 것이다.
일반적으로, 가산기의 가장 간단한 형태는 여러 개의 전가산기를 직렬 접속하는 것인데, 전가산기의 캐리 발생과 전달은 앞단에서 모든 연산이 수행된 후에야 입력되는 형태로 되어 있으므로 가산기의 처리 속도가 느려지게 된다.
그런데, 이와 같이 처리 속도가 느려지는 단점을 보완한 종래의 전가산기는 속도의 향상에 비례하여 설계 면적이 증가되는 단점이 있었다.
본 발명은 캐리의 발생 속도를 향상시켜 캐리의 발생과 전달에 의해 발생되는 처리 속도의 저하를 막기 위한 2비트 전가산기를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명에 의한 2비트 전가산기는, 2비트의 제1 및 제2 입력 데이터의 최하위 비트와 캐리 입력신호를 입력으로 최하위 비트의 캐리를 발생하는 최하위 비트 캐리발생부; 상기 최하위 비트 캐리발생부로부터 출력되는 반전된 상기 최하위 비트의 캐리와 상기 제1 및 제2 입력 데이터의 최하위 비트와 상기 캐리 입력신호를 입력으로 최하위 비트의 합을 출력하는 최하위 비트 합 발생부; 상기 2비트의 제1 및 제2 입력 데이터의 최상위 비트와 상기 최하위 비트 캐리 발생부로부터 출력되는 반전된 상기 최하위 비트의 캐리와 상기 최하위 비트의 캐리를 입력으로 최상위 비트의 캐리를 발생하는 최상위 비트 캐리발생부; 및 상기 제1 및 제2 입력 데이터의 최상위 비트와 상기 최하위 비트 캐리발생부의 캐리 출력을 입력으로 최상위 비트의 합을 출력하는 최상위 비트 합 발생부를 구비하며, 상기 최하위 비트 캐리발생부가, 상기 2비트의 제1 및 제2 입력 데이터의 최하위 비트를 논리합하는 제1 오아 게이트와, 상기 제1 오아 게이트의 출력과 상기 캐리 입력신호를 논리곱하는 제1 앤드 게이트와, 상기 2비트의 제1 및 제2 입력 데이터의 최하위 비트를 논리곱하는 제2 앤드 게이트와, 상기 제1 및 제2 앤드 게이트의 출력을 부정 논리합하여 반전된 상기 최하위 비트의 캐리를 상기 최하위 비트 합발생부와 최상위 비트 캐리발생부로 출력하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력을 반전시켜 최하위 비트의 캐리를 상기 최상위 비트 합발생부로 출력하는 제1 인버터를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 제1도는 본 발명의 일 실시예에 따른 2비트 전가산기의 구성도이고, 제2도는 제1도의 LSB 캐리 발생부(1)와 LSB 합 발생부(2)의 세부 구성도이며, 제3도는 제1도의 MSB 캐리 발생부(3)와 MSB 합 발생부(4)의 세부 구성도이다.
본 발명에 의한 2비트 전가산기는 제1도에 도시한 바와 같이 LSB 캐리 발생부(1), LSB 합 발생부(2), MSB 캐리 발생부(3) 및, MSB 합 발생부(4)로 구성된다.
LSB 캐리 발생부(1)는 인가되는 2비트의 입력 데이터(A, B)의 LSB(Least Significant Bit)(A1, B1)와 인가되는 캐리 입력신호(Ci)를 입력으로 LSB의 캐리(Ci1)를 발생하는 것으로, 제2도에 도시한 바와 같이 상기 인가되는 2비트의 입력 데이터(A, B)의 LSB(Least Significant Bit)(A1, B1)를 논리합하는 오아 게이트(10), 상기 오아 게이트(10)의 출력과 상기 인가되는 캐리 입력신호(Ci)를 논리곱하는 앤드 게이트(11), 상기 2비트의 입력 데이터(A, B)의 LSB(Least Significant Bit)(A1, B1)를 논리곱하는 앤드 게이트(12), 상기 앤드 게이트(11, 12)의 출력을 부정 논리곱하여 반전된 LSB의 캐리(C2)를 상기 LSB 합 발생부(2)와 MSB 캐리 발생부(3)로 출력하는 노아 게이트(13), 및 상기 노아 게이트(13)의 출력을 반전시켜 LSB의 캐리(Ci1)를 상기 MSB 합 발생부(4)로 출력하는 인버터(14)로 구성된다.
LSB 합 발생부(2)는 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 상기 입력 데이터의 LSB(A1, B1)와 상기 캐리 입력신호(Ci)를 입력으로 LSB의 합(S1)을 출력하는 것으로, 제2도에 도시한 바와 같이 상기 입력 데이터의 LSB(A1, B1)와 상기 캐리 입력신호(Ci)를 논리합하는 오아 게이트(20), 상기 오아 게이트(20)의 출력과 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)를 논리곱하는 제2 앤드 게이트(22), 상기 앤드 게이트(21, 22)의 출력을 부정 논리합하는 노아 게이트(23), 및 상기 노아 게이트(23)의 출력을 반전시켜 LSB의 합(S1)을 출력하는 인버터(24)로 구성된다.
MSB 캐리 발생부(3)는 입력되는 2비트의 입력 데이터(A, B)의 MSB(Most Significant Bit)(A2, B2)와 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 LSB의 캐리(Ci1)를 입력으로 MSB의 캐리(Ci2)를 발생하는 것으로, 제3도에 도시한 바와 같이 4개의 연산부(X1, X2, X3, X4)로 구성된다.
상기 연산부(X1)는 상기 입력 데이터(A, B)의 MSB(A2, B2) 중에서 하나가 '1'이고 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB의 캐리(Ci1)가 '1'인 경우 MSB의 캐리(Ci2)로 '0'을 출력하고, 연산부(X2)는 상기 입력 데이터(A, B)의 MSB(A2, B2)가 모두 '1'인 경우 MSB의 캐리(Ci2)로 '1'을 출력하고, 연산부(X3) 상기 입력 데이터(A, B)의 MSB(A2, B2)가 모두 '0'인 경우 MSB의 캐리(Ci2)로 '0'을 출력하고, 연산부(X4)는 상기 입력 데이터(A, B)의 MSB(A2, B2) 중에서 하나가 '1'이고 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB의 캐리(Ci1)가 '0'인 경우 MSB의 캐리(Ci2)로 '0'을 출력한다.
여기서, 연산부(X1)는 상기 입력 데이터(A)의 MSB(A2)를 소오스 입력으로 하고 상기 제2 입력 데이터(B)의 MSB(B2)를 게이트 입력으로 하는 PMOS 트랜지스터(P1), 상기 PMOS 트랜지스터(P1)의 드레인에 소오스가 연결되고 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)를 게이트 입력으로 하고 MSB 캐리 출력단에 드레인이 연결된 PMOS 트랜지스터(P2), 상기 입력 데이터(B)의 MSB(B2)를 소오스 입력으로 하고 상기 입력 데이터(A)의 MSB(A2)를 게이트 입력으로 하는 PMOS 트랜지스터(P3), 및 상기 PMOS 트랜지스터(P3)의 드레인에 소오스가 연결되고 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)를 게이트 입력으로 하고 MSB 캐리 출력단에 드레인이 연결된 PMOS 트랜지스터(P4)로 구성된다.
상기 연산부(X2)는 상기 입력 데이터(A, B)의 MSB(A2, B2)를 부정 논리곱하는 앤드 게이트(30), 및 상기 앤드 게이트(30)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 MSB 캐리 출력단에 드레인이 연결된 PMOS 트랜지스터(P5)로 구성된다.
상기 연산부(X3)는 상기 입력 데이터(A, B)의 MSB(A2, B2)를 부정 논리합하는 노아 게이트(31), 및 상기 노아 게이트(31)의 출력을 게이트 입력으로 하고 접지에 소오스가 연결되고 MSB 캐리 출력단에 드레인이 연결된 NMOS 트랜지스터(N1)로 구성된다.
상기 연산부(X4)는 상기 MSB 캐리 출력단에 드레인이 연결되고 상기 입력 데이터(A, B)의 MSB(A2, B2)가 배타적 논리합된 신호들 MSB 합 발생부(4)로부터 받아들여 게이트 입력으로 하는 NMOS 트랜지스터(N2), 및 상기 NMOS 트랜지스터(N2)의 소오스에 드레인이 연결되고 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)를 게이트 입력으로 하고 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB의 캐리(Ci1)를 소오스 입력을 하는 NMOS 트랜지스터(N3)로 구성된다.
다음으로 상기 MSB합 발생부(4)는 상기 입력 데이터의 MSB(A2, B2)와 상기 LSB 캐리 발생부(1)의 캐리 출력(Ci1)을 입력으로 MSB의 합을 출력하는 것으로, 제3도에 도시한 바와 같이 상기 입력 데이터의 MSB(A2, B2)를 배타적 논리합하여 MSB 캐리 발생부(3)의 연산부(X4)의 NMOS 트랜지스터(N2)로 출력하는 배타적 오아 게이트(40), 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB의 캐리(Ci1)를 반전시키는 인버터(41), 상기 인버터(41)와 배타적 오아 게이트(40)의 출력을 배타적 논리합하는 배타적 오아 게이트(42) 및 상기 배타적 오아 게이트(42)의 출력을 반전시켜 MSB의 합(S2)을 출력하는 인버터(43)로 구성된다.
이와같이 구성되는 본 발명에 의한 2비트 전가산기의 동작을 설명한다.
LSB 캐리 발생부(1)에서는 입력되는 2비트의 입력 데이터(A, B)의 LSB(Least Significant Bit)(A1, B1)와 인가되는 캐리 입력신호(Ci1)를 입력으로 제2도에 도시한 바와 같은 논리 게이트(10, 11, 12, 13)에 의해 반전된 LSB의 캐리(C2)를 발생하고, 반전된 LSB의 캐리(C2)를 인버터(14)를 통해 반전시켜 LSB의 캐리(Ci1)를 출력하게 된다.
또한, LSB 합 발생부(2)에서는 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 입력되는 입력 데이터의 LSB(A1, B1)를 입력으로 제2도에 도시한 바와 같이 논리 게이트(20, 21, 22, 23, 24)를 통해 LSB의 합(S1)을 출력하게 된다.
MSB의 캐리 발생부(3)는 입력되는 2비트의 입력 데이터(A, B)의 MSB(Most Significant Bit)(A2, B2)와 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 LSB의 캐리(Ci1)를 입력으로 제3도에 도시한 바와 같이 연산부(X1, X2, X3, X4)에 의해 최종적으로 MSB의 캐리(Ci2)를 발생한다.
즉, 입력되는 입력 데이터(A, B)의 MSB(A2, B2) 중에서 하나가 'T'이고 상기 LSB 캐리 발생부(1)로 부터 출력되는 LSB의 캐리(Ci1)가 '1'인 경우에는 연산부(X1)에 의해 MSB의 캐리(Ci2)로 '0'이 출력되고 입력 데이터(A, B)의 MSB(A2, B2)가 모두 '1'인 경우 연산부(X2)에 의해 MSB의 캐리(Ci2)로 '1'이 출력되고, 입력 데이터(A, B)의 MSB(A2, B2)가 모두 '0'인 경우 연산부(X3)에 의해 MSB의 캐리(Ci2)로 '0'이 출력되고, 입력 데이터(A, B)의 MSB(A2, B2) 중에서 하나가 '1'이고 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB의 캐리(Ci1)가 '0'인 경우 연산된(X4)에 의해 MSB의 캐리(Ci2)로 '0'이 출력된다.
이와 같은 연산부(X1, X2, X3, X4)의 동작에 의해 가능한 입력 데이터의 모든 조합이 만족되어 MSB의 캐리(Ci2)를 출력하게 된다.
따라서, MSB의 캐리(Ci2)를 출력하는 시간은 입력 데이터가 4개의 트랜지스터를 통과하는 시간과 같음을 알 수 있다.
한편, MSB 합 발생부(4)에서는 입력 데이터의 MSB(A2, B2)와 상기 LSB 캐리 발생부(1)의 캐리 출력(Ci1)을 입력으로 제3도에 도시한 논리 게이트(40, 41, 42, 43)에 의해 MSB의 합(52)을 출력하게 된다.
이상에서 설명한 바와 같이 본 발명에 의한 2비트 전가산기는 캐리 발생 시간이 4개의 트랜지스터를 통과하는 시간과 같아져서 전체적인 가산기의 처리 속도의 향상을 가져오는 효과가 있다.

Claims (8)

  1. 2비트의 제1 및 제2 입력 데이터의 최하위 비트와 캐리 입력신호를 입력으로 최하위 비트의 캐리를 발생하는 최하위 비트 캐리발생부; 상기 최하위 비트 캐리발생부로부터 출력되는 반전된 상기 최하위 비트의 캐리와 상기 제1 및 제2 입력 데이터의 최하위 비트와 상기 캐리 입력신호를 입력으로 최하위 비트의 합을 출력하는 최하위 비트 합발생부; 상기 2비트의 제1 및 제2 입력 데이터의 최상위 비트와 상기 최하위 비트 캐리 발생부로부터 출력되는 반전된 상기 최하위 비트의 캐리와 상기 최하위 비트의 캐리를 입력으로 최상위 비트의 캐리를 발생하는 최상위 비트 캐리발생부; 및 상기 제1 및 제2 입력 데이터의 최상위 비트와 상기 최하위 비트 캐리발생부의 캐리 출력을 입력으로 최상위 비트의 합을 출력하는 최상위 비트 합 발생부를 구비하며, 상기 최하위 비트 캐리발생부가, 상기 2비트의 제1 및 제2 입력 데이터의 최하위 비트를 논리합하는 제1 오아 게이트와, 상기 제1 오아 게이트의 출력과 상기 캐리 입력신호를 논리곱하는 제1 앤드 게이트와, 상기 2비트의 제1 및 제2 입력 데이터의 최하위 비트를 논리곱하는 제2 앤드 게이트와, 상기 제1 및 제2 앤드 게이트의 출력을 부정 논리합하여 반전된 상기 최하위 비트의 캐리를 상기 최하위 비트 합 발생부와 최상위 비트 캐리발생부로 출력하는 제1 노아 게이트와, 상기 제1 노아 게이트의 출력을 반전시켜 최하위 비트의 캐리를 상기 최상위 비트 합발생부로 출력하는 제1 인버터를 포함하여 이루어진 것을 특징으로 하는 2비트 전가산기.
  2. 제1항에 있어서, 상기 최하위 비트 합 발생부가, 상기 제1 및 제2 입력 데이터의 최하위 비트와 상기 캐리 입력신호를 논리합하는 제2 오아 게이트와, 상기 제2 오아 게이트의 출력과 상기 최하위 비트 캐리발생부로부터 출력되는 반전된 최하위 비트의 캐리를 논리곱하는 제3 앤드 게이트와, 상기 제1 및 제2 입력 데이터의 최하위 비트와 상기 캐리 입력신호를 논리곱하는 제4 앤드 게이트와, 상기 제1 및 제2 앤드 게이트의 출력을 부정 논리곱하는 제2 노아 게이트, 및 상기 노아 게이트의 출력을 반전시켜 최하위 비트의 합을 출력하는 제2 인버터로 구성됨을 특징으로 하는 2비트 전가산기.
  3. 제1항에 있어서, 상기 최상위 비트 캐리발생부가, 상기 제1 및 제2 입력 데이터의 최상위 비트 중에서 하나가 '1'이고 상기 최하위 비트 캐리발생부로부터 출력되는 상기 최하위 비트의 캐리가 '1'인 경우, 상기 최상위 비트의 캐리로 '1'을 출력하는 제1 연산부와, 상기 제1 및 제2 입력 데이터의 상기 최상위 비트가 모두 '1'인 경우, 상기 최상위 비트의 캐리로 '1'을 출력하는 제2 연산부와, 상기 제1 및 제2 입력 데이터의 상기 최상위 비트가 모두 '0'인 경우, 상기 최상위 비트의 캐리로 '0'을 출력하는 제3 연산부와, 상기 제1 및 제2 입력 데이터의 상기 최상위 비트 중에서 하나가 '1'이고 상기 최하위 비트 캐리발생부로부터 출력되는 상기 최하위 비트의 캐리가 '0'인 경우, 상기 최상위 비트의 캐리로 '0'을 출력하는 제4 연산부를 구비하는 것을 특징으로 하는 2비트 전가산기.
  4. 제3항에 있어서, 상기 제1 연산부가, 상기 제1 입력 데이터의 최상위 비트를 소오스 입력으로 하고 상기 제2 입력 데이터의 최상위 비트를 게이트 입력으로 하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 최하위 비트 캐리 발생부로부터 출력되는 반전된 상기 최하위 비트의 캐리를 게이트 입력으로 하고 상기 최상위 비트 캐리발생부에 드레인이 연결된 제2 PMOS 트랜지스터와, 상기 제2 입력 데이터의 최상위 비트를 소오스 입력으로 하고 상기 제1 입력 데이터의 최상위 비트를 게이트 입력으로 하는 제2 PMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 최하위 비트 캐리발생부로부터 출력되는 반전된 최하위 비트의 캐리를 게이트 입력으로 하고 최상위 비트 캐리 출력단에 드레인이 연결된 제4 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 2비트 전가산기.
  5. 제3항에 있어서, 상기 제2 연산부가, 상기 제1 및 제2 입력 데이터의 최상위 비트를 부정 논리곱하는 낸드 게이트와, 상기 낸드 게이트의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 최상위 비트 캐리 출력단에 드레인이 연결된 제5 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 2비트 전가산기.
  6. 제3항에 있어서, 상기 제3 연산부가, 상기 제1 및 제2 입력 데이터의 최상위 비트를 부정 논리합하는 제2 노아 게이트와, 상기 제2 노아 게이트의 출력을 게이트 입력으로 하고 접지에 소오스가 연결되고 최상위 비트 캐리 출력단에 드레인이 연결된 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 2비트 전가산기.
  7. 제3항에 있어서, 상기 제4 연산부가, 상기 최상위 비트 캐리 출력단에 드레인이 연결되고 상기 제1 및 제2 입력 데이터의 최상위 비트가 배타적 논리합된 신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터와, 상기 제2 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 최하위 비트 캐리 발생부로부터 출력되는 반전된 상기 최하위 비트의 캐리를 게이트 입력으로 하고 상기 최하위 비트 캐리발생부로부터 출력되는 최하위 비트의 캐리를 소오스 입력으로 하는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 2비트 전가산기.
  8. 제1항에 있어서, 상기 최상위 비트 합발생부가, 상기 제1 및 제2 입력 데이터의 최상위 비트를 배타적 논리합하는 제1 배타적 오아 게이트와, 상기 최하위 비트 캐리발생부로부터 출력되는 최하위 비트의 캐리를 반전시키는 제2 인버터와, 상기 제2 인버터와 제1 배타적 오아 게이트의 출력을 배타적 논리합하는 제2 배타적 오아 게이트와, 상기 제2 배타적 오아 게이트의 출력을 반전시켜 최상위 비트의 합을 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 2비트 전가산기.
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* Cited by examiner, † Cited by third party
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KR100521351B1 (ko) * 1999-10-14 2005-10-12 삼성전자주식회사 전가산기

Cited By (1)

* Cited by examiner, † Cited by third party
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KR100521351B1 (ko) * 1999-10-14 2005-10-12 삼성전자주식회사 전가산기

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