KR980006901A - 2비트 전가산기 - Google Patents

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KR980006901A
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구철희
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Abstract

본 발명은 2비트 전가산기에 관한 것으로, 특히 캐리의 발생 속도를 향상시켜 전체적인 가산기의 속도를 향상시키는 2비트 전가산기에 관한 것으로, 인가되는 2비트의 제1 및 제2 입력 데이타(A,B)의 LSB(Least Significant Bit)(A1,B1)와 인가되는 캐리 입력 신호(Ci)를 입력으로 LSB의 캐리 (Ci1)를 발생하는 LSB캐리 발생 부(1), 상기 LSB캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 상기 제1 및 제2 입력 데이타의 LSB(A1,B1)와 입력되는 캐리 입력 신호를 입력으로 LSB의 합(S1)을 출력하는 LSB합 발생부(2), 입력되는 2비트의 제 1 및 제2 입력 데이타(A,B)의 MSB(Most Significant bit)(A2,B2)와 상기 LSB캐리 발생부(1)로부터 출력되는 반전된 LSB 캐리(C2)와 LSB의 캐리(Ci1)를 입력으로 MSB의 캐리(Ci2)를 발생하는 MSB 캐리 발생부(3), 및 상기 제1 및 제2 입력 데이터의 MSB(A2,B2)와 상기 LSB 캐리 발생부(1)의 캐리 출력(Ci1)을 입력으로 MSB 의 합을 출력하는 MSB 합 발생부(4)로 구성된다. 따라서 본 발명은 캐리 발생 시간이 4개의 트랜지스터를 통과하는 시간과 같아져서 전체적인 가산기의 처리속도의 향상을 가져오는 효과가 있다.

Description

2비트 전가산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 2비트 전가산기의 구성도.

Claims (9)

  1. 인가되는 2비트의 제1 및 제2 입력 데이타(A,B)의 LSB(Least Significant Bit)(A1,B1)와 인가되는 캐리 입력신호(Ci)를 입력으로 LSB의 캐리 (Ci1)를 발생하는 LSB캐리 발생부(1), 상기 LSB캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 상기 제1 및 제2 입력 데이타의 LSB(A1,B1)와 입력되는 캐리입력신호(Ci)를 입력으로 LSB의 합(S1)을 출력하는 LSB합 발생부(2), 입력되는 2비트의 제 1 및 제2 입력 데이타(A,B)의 MSB(Most Significant bit)(A2,B2)와 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)와 LSB의 캐리(Ci1)를 입력으로 MSB의 캐리(Ci2)를 발생하는 MSB 캐리 발생부(3), 및 상기 제1 및 제2 입력 데이터의 MSB(A2,B2)와 상기 LSB 캐리 발생부(1)의 캐리 출력(Ci1)을 입력으로 MSB 의 합을 출력하는 MSB 합 발생부(4)로 구성됨을 특징으로 하는 2비트 전가산기.
  2. 제1항에 있어서, 상기 LSB 캐리 발생부(1)는 상기 인가되는 2비트의 제1및 제2입력 데이타(A,B)의 LSB(Least Significant Bit)(A1,B1)를 논리합하는 오아 게이트(10), 상기 오아 게이트(10)의 출력과 상기 인가되는 캐리 입력 신호(Ci)를 논리곱하는 제1 엔드게이트(11), 상기 2비트의 제1및 제2입력 데이타(A,B)의 LSB(Least Significant Bit)(A1,B1)를 논리곱하는 제2 엔드 게이트(12), 상기 제1및 제2 엔드 게이트(11,12)의 출력을 부정 논리합하여 반전된 LSB의 캐리(C2)를 상기 LSB 합 발생부(2)와 MSB 캐리 발생부(3)로 출력하는 노아 게이트(13), 및 상기 노아 게이트(13)의 출력을 반전시켜 LSB 의 캐리(Ci1)를 상기 MSB 합 발생부(4)로 출력하는 인버터(14)로 구성되는 것을 특징으로 하는 2비트 전가산기.
  3. 제1항에 있어서 상기 LSB합 발생부(2)는 상기 제1 및 제2 입력 데이타의 LSB(A1,B1)와 상기 캐리 입력 신호(Ci1)를 논리합하는 오아게이트(20), 상기 오아게이트(20)의 출력과 상기 LSB 캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)를 논리곱하는 제1 엔드 게으트(21), 상기 제1 제2 입력 데이타의 LSB(A1,B1)와 상기 캐리 입력 신호(Ci)를 논리곱하는 제2 엔드 게이트(22), 상기 제1 제2 엔드 게이트(21,22)의 출력을 부정 논리곱하는 노아 게이트(23), 및 상기 노아 게이트(23)의 출력을 반전시켜 LSB의 합(Si)을 출력하는 인버터(24)로 구성됨을 특징으로 하는 2비트 전가산기.
  4. 제1항에 있어서, 상기 MSB 캐리 발생부(3)는 상기 제1 제2 입력 데이타(A,B)의 MSB(A2,B2) 중에서 하나가 '1'이고 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB 캐리(Ci1)가'1'인 경우 MSB의 캐리(Ci2)로 '1'을 출력하는 제1 연산부(X1) 상기 제1 및 제2 입력 데이타(A,B)의 MSB(A2,B2)가 모두 '1'인 경우 MSB의 캐리(Ci2)로 '1'을 출력하는 제2 연산부(X2), 상기 제1 및 제2 입력 데이타(A,B)의 MSB(A2,B2)가 모두'0'인 경우 MSB의 캐리(Ci2)로 '0'을 출력하는 제3연산부(X3), 및 상기 제1 및 제2 입력 데이타(A,B)의 MSB(A2,B2)중에서 하나가 1이고 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB 캐리(Ci1)가 0인 경우 MSB의 캐리(Ci2)로 0을 출력하는 제4 연산부(X4)로 구성됨을 특징으로 하는 2비트 전가산기.
  5. 제 4 항에 있어서, 상기 제1 연산부(X1)는 상기 제1 입력 데이타(A)의 MSB(A2)를 소오스 입력으로 하고 상기 제2 입력 데이터(B)의 MSB(B2)를 게이트 입력으로 하는 제1 PMOS 트랜지스터(P1), 상기 제1 PMOS 트랜지스터(P1)의 드레인에 소오스가 연결되고 상기 LSB캐리 발생부(1)로부터 출력되는 반전된 LSB의 캐리(C2)를 게이트 입력으로 하고 MSB캐리 출력단에 드레인이 연결된 제2 PMOS 트랜지스터(P2), 상기 제2 PMOS 트랜지스터(P2)의 MSB(B2)를 소오스 입력으로 하고 상기 제1 입력 데이터(A)의 MSB(B2)를 게이트 입력으로 하는 제2 PMOS 트랜지스터(P3), 및 상기 제3 PMOS 트랜지스터(P3)의 드레인에 소오스가 연결되고 상기 LSB의 캐리(C2)를 게이트 입력으로 하고 MSB 캐리 출력단에 드레인이 연결된 제4 PMOS 트랜지스터(P4)로 구성됨을 특징으로 하는 2비트 전가산기.
  6. 제 4항에 있어서, 상기 제2 연산부(X2)는 상기 제1 및 제2입력 데이타(A,B)의 MSB(A2,B2)를 부정 논리곱하는 낸드 게이트(30), 및 상기 낸드 게이트(30)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 MSB 캐리 출력단에 드레인이 연결된 PMOS 트랜지스터(P5)로 구성됨을 특징으로 하는 2비트 전가산기.
  7. 제 4항에 있어서, 상기 제3 연산부(X3)는 상기 제1 및 제2입력 데이타(A,B)의 MSB(A2,B2)를 부정논리합하는 노아 게이트(31), 및 상기 노아 게이트(31)의 출력을 게이트 입력으로 하고 접지에 소오스가 연결되고 MSB 캐리 출력단에 드레인이 연결된 NMOS 트랜지스터(N1)로 구성됨을 특징으로 하는 2비트 전가산기.
  8. 제4 항에 있어서, 상기 제4 연산부(X4)는 상기 MSB 캐리 출력단에 드레인이 연결되고 제1 및 제2입력 데이타(A,B)의 MSB(A2,B2)가 배타적 논리합된 신호를 게이트 입력으로 하는 제 1 NMOS 트랜지스터(N2), 및 상기 제 1 NMOS 트랜지스터(N2)의 소오스에 드레인이 연결되고 상기 LSB 캐리 발생부(1)로 부터 출력되는 반전된 LSB 캐리(C2)를 게이트 입력으로 하고 상기 LSB 캐리 발생부(1)로터 출력되는 LSB의 캐리(Ci1)를 소오스 입력으로 하는 제 2 NMOS 트랜지스터(N3)로 구성됨을 특징으로 하는 2비트 전가산기.
  9. 제1항에 있어서, 상기 MSB 합 발생부(4)는 상기 제1 및 제2입력 데이타의 MSB(A2,B2)가 배타적 논리합하는 제1 배타적 노아 게이트(40), 상기 LSB 캐리 발생부(1)로부터 출력되는 LSB의 캐리(Ci1)를 반전시키는 인버터(41), 상기 인버터(41)와 제 배타적 노아 게이트(40)의 출력을 배타적 논리합하는 제2 배타적 노아 게이트(42), 및 상기 제2 배타적 노아 게이트(42)의 출력을 반전시켜 MSB의 합(S2)을 출력하는 인버터(43)로 구성됨을 특징으로 하는 2비트 전가산기. 상기 MSB 캐리 발생부(3)로 신호를 출력하는 MSB 합 발생부(4)로 구성됨을 특징으로 하는 2비트 전가산기.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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