KR19980045011A - 씨피엘(cpl) 로직을 이용한 고속 4-2 가산기의 구조 - Google Patents

씨피엘(cpl) 로직을 이용한 고속 4-2 가산기의 구조 Download PDF

Info

Publication number
KR19980045011A
KR19980045011A KR1019960063168A KR19960063168A KR19980045011A KR 19980045011 A KR19980045011 A KR 19980045011A KR 1019960063168 A KR1019960063168 A KR 1019960063168A KR 19960063168 A KR19960063168 A KR 19960063168A KR 19980045011 A KR19980045011 A KR 19980045011A
Authority
KR
South Korea
Prior art keywords
adder
speed
circuit
tree
addition
Prior art date
Application number
KR1019960063168A
Other languages
English (en)
Other versions
KR100233856B1 (ko
Inventor
김익균
차진종
김경수
Original Assignee
양승택
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 한국전자통신연구원 filed Critical 양승택
Priority to KR1019960063168A priority Critical patent/KR100233856B1/ko
Publication of KR19980045011A publication Critical patent/KR19980045011A/ko
Application granted granted Critical
Publication of KR100233856B1 publication Critical patent/KR100233856B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

승산기는 컴퓨터를 비롯한 여러 가지 디지틀 시스템에 있어서의 기본 연산기이고, 종래로부터 고속화 저소비전력화의 연구가 행해져 오고 있다. 이 승산기는 크게 나누어 부분적(partial product)의 생성 부분, 부분적의 가산을 행하는 가산 트리(tree), 병렬 승산기의 3 부분으로 나눌 수 있다. 승산기의 고속화에 관한 열쇠는 부분적(partial product) 가산과정의 고속화에 있다.
본 발명은 월리스-트리(Wallace-Tree)의 가산 트리에 쓰이는 단위 가산기인 4-2 가산기(compressor) 회로의 고속화 및 소형화에 관한 것이다.

Description

씨피엘(CPL) 로직을 이용한 고속 4-2 가산기의 구조
본 발명은 씨피엘(CPL) 로직을 이용한 고속 4-2 가산기에 관한 것으로, 특히 병렬 승산기의 가산 트리에 쓰이는 단위 가산기의 성능 개선에 관한 것이다.
승산기는 컴퓨터를 비롯한 여러 가지 디지틀 시스템에 있어서의 기본 연산기이고, 종래로부터 고속화 저소비 전력화의 연구가 행해져 오고 있다. 승산기의 고속화에 관한 열쇠는 부분적(partial product) 가산 과정의 고속화에 있다.
승산기를 고속으로 동작시키는데 있어서 가장 중요한 것은 부분적의 가산을 여하히 빨리 처리 하느냐에 달려 있다. 부분적(partial product) 가산 과정에서 동일 행(자리수) 내의 가산은 반드시 위로부터의 순서에 의해 시리얼로 행해질 필요는 없다. 동일 행 내의 가산 프로세스를 병렬로 행하면 worst case의 가산기 통과 단수가 감소하게 된다. 통상의 전가산기(full adder)는 3입력 2출력이기 때문에, 병렬도를 최대로 하면 최단 경로의 경우 log3/2 n단(n: 승수 및 피승수의 bit수)의 전가산기를 통과하는 것에 의해 행 내의 전체 부분적의 가산이 완료된다. 그리고 최종단은 CLA(carry look ahead)방식의 전가산기로 구성하며 이 방식을 월리스-트리(Wallace-tree)라 부른다.
가산기의 고속화에 유효한 월리스-트리(Wallace-tree)를 규칙적으로 구성할 수 있는 단위 가산기로서, 5 입력 3 출력의 4-2 가산기(compressor)가 널리 쓰이고 있다(도 1). CMOS 로직으로 구성한 종래 4-2 가산기의 구성 회로가 도 2에 도시되어 있다. 여기서, 익스클루시브 오알(XOR) 회로만으로 구성되는 합(sum) 출력(S) 생성회로(21)는 고속으로 되지만, 캐리(carry) 출력(C) 생성 회로(22)는 통과 게이트 단수가 많아 저속으로 된다. 물론 필요한 트랜지스터 갯수도 많아지는 단점이 있다.
따라서, 본 발명은 회로가 간단한 CPL(complementary pass transistor) 로직 회로를 월리스-트리(Wallace-Tree)의 가산 트리에 쓰이는 단위 가산기에 적용하여, 상기한 단점을 해소할 수 있는 씨피엘(CPL) 로직을 이용한 고속 4-2 가산기를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 다수의 익스클루시브 오알 회로만의 조합에 의해 합 출력이 생성되는 합 출력 생성 회로와, 상기 합 출력 생성 회로의 중간 결과를 셀렉터 신호로 이용하며, 멀티플렉스 회로만의 조합에 의해 캐리 출력이 생성되는 캐리 출력 생성 회로로 구성된 것을 특징으로 한다.
본 발명은 월리스-트리(Wallace-Tree)의 가산 트리에 쓰이는 단위 가산기로서 종래의 4-2 가산기(compressor)를 개선하여 회로의 고속화, 소형화를 이룰 수 있다.
도 1은 4-2 가산기(compressor)의 블럭도.
도 2는 종래의 4-2 가산기 회로도.
도 3은 본 발명에 따른 CPL 로직을 이용한 4-2 가산기 회로도.
도 4A 및 4B는 도 3의 익스클루시브 오알(XOR)회로 및 멀티플렉스(MUX) 회로의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
21, 31 : 합(Sum) 출력 생성 회로
22, 32 : 캐리 출력 생성 회로
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 CPL(complementary pass transistor)을 이용한 4-2 가산기 회로도이다.
종래의 CMOS 로직과 비교하여, CPL에 의한 구성으로 특히 우위성(고속화, 회로 규모 단축)을 발휘할 수 있는 것은 익스클루시브 오알(XOR) 또는 멀티플렉스(MUX) 등의 회로이다. 도 4에 CPL에 의해 구성된 익스클루시브 오알(XOR) 회로 및 멀티플렉스(MUX) 회로를 각각 나타내었다.
본 발명은 도 3에 도시된 바와 같이, CPL 로직을 효율적으로 이용할 수 있는, XOR와 MUX만으로 구성되는 4-2 가산기를 고안하였다. 합(Sum) 출력(S) 생성회로(31)를 4개의 익스클루시브 오알(XOR) 회로로 구성하고, 그 중간 결과를 셀렉터(selector) 신호로 이용하는 2개의 멀티플렉스(MUX) 회로로 구성된 캐리(carry) 출력 생성 회로(32)에 의해 캐리 출력(C, Cout)을 생성하는 것으로, 게이트 단수를 줄이는 것이 가능하여, 회로의 고속화와 동시에 회로의 간단화를 실현할 수 있다. 도 3에서 P1 내지 P4는 부분적(partial product)을 나타낸다.
상술한 바와 같이 본 발명에 의하면 CPL을 적용한 익스클루시브 오알(XOR) 회로와 멀티플렉스(MUX) 회로를 이용하여 4-2 가산기를 구성 하므로써, 종래 보다도 고속이고, 회로 규모도 작아진 단위 가산기를 실현할 수 있는 탁월한 효과가 있다.
성능 비교를 위해 시뮬레이션을 수행한 결과, 본 구성에서는 종래 기술에 비하여 지연 시간과 소자수 측면에 있어서 우수함을 보여 주고 있고, 소비 전력에 대하여도 뒤떨어지지 않는 것을 알 수 있다.

Claims (1)

  1. 다수의 익스클루시브 오알 회로만의 조합에 의해 합 출력이 생성되는 합 출력 생성 회로와,
    상기 합 출력 생성 회로의 중간 결과를 셀렉터 신호로 이용한 멀티플렉스 회로만의 조합에 의해 캐리 출력이 생성되는 캐리 출력 생성 회로로 구성된 것을 특징으로 하는 씨피엘(CPL) 로직을 이용한 고속 4-2 가산기의 구조.
KR1019960063168A 1996-12-09 1996-12-09 씨피엘 로직을 이용한 고속 4-2 가산기의 구조 KR100233856B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960063168A KR100233856B1 (ko) 1996-12-09 1996-12-09 씨피엘 로직을 이용한 고속 4-2 가산기의 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960063168A KR100233856B1 (ko) 1996-12-09 1996-12-09 씨피엘 로직을 이용한 고속 4-2 가산기의 구조

Publications (2)

Publication Number Publication Date
KR19980045011A true KR19980045011A (ko) 1998-09-15
KR100233856B1 KR100233856B1 (ko) 1999-12-01

Family

ID=19486629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960063168A KR100233856B1 (ko) 1996-12-09 1996-12-09 씨피엘 로직을 이용한 고속 4-2 가산기의 구조

Country Status (1)

Country Link
KR (1) KR100233856B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423903B1 (ko) * 2000-12-29 2004-03-24 삼성전자주식회사 고속 저전력 4-2 압축기
KR100464952B1 (ko) * 1997-08-30 2005-06-01 매그나칩 반도체 유한회사 논리회로를이용한4-2컴프레서
KR100505491B1 (ko) * 2002-10-02 2005-08-03 전자부품연구원 고속 연산기를 위한 4:2 비트 압축기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464952B1 (ko) * 1997-08-30 2005-06-01 매그나칩 반도체 유한회사 논리회로를이용한4-2컴프레서
KR100423903B1 (ko) * 2000-12-29 2004-03-24 삼성전자주식회사 고속 저전력 4-2 압축기
KR100505491B1 (ko) * 2002-10-02 2005-08-03 전자부품연구원 고속 연산기를 위한 4:2 비트 압축기

Also Published As

Publication number Publication date
KR100233856B1 (ko) 1999-12-01

Similar Documents

Publication Publication Date Title
Ohkubo et al. A 4.4 ns CMOS 54/spl times/54-b multiplier using pass-transistor multiplexer
US5151875A (en) MOS array multiplier cell
EP0827069B1 (en) Arithmetic circuit and method
US4858168A (en) Carry look-ahead technique having a reduced number of logic levels
Tripathy et al. Low power multiplier architectures using Vedic mathematics in 45nm technology for high speed computing
Kumar et al. 4-2 Compressor design with new XOR-XNOR module
Murugeswari et al. Design of area efficient and low power multipliers using multiplexer based full adder
Gandhi et al. Comparative analysis for hardware circuit architecture of Wallace tree multiplier
Kakde et al. Design of area and power aware reduced Complexity Wallace Tree multiplier
US7620677B2 (en) 4:2 Carry save adder and 4:2 carry save adding method
KR100233856B1 (ko) 씨피엘 로직을 이용한 고속 4-2 가산기의 구조
Varma et al. A novel 1-bit full adder design using DCVSL XOR/XNOR gate and pass transistor multiplexers
Khan et al. Design of 2× 2 vedic multiplier using GDI technique
Roberts et al. Design and Analysis of Improved Low Power and High-Speed N-Bit Adder
Bajpai et al. Design of low power and high-speed 16-bit square root carry select adder using AL
Moghaddam et al. A new low-power, low-area, parallel prefix Sklansky adder with reduced inter-stage connections complexity
Soundharya et al. GDI based area delay power efficient carry select adder
Bai et al. Design of 128-bit Kogge-Stone low power parallel prefix VLSI adder for high speed arithmetic circuits
Kumar et al. A novel high-speed low power 9T full adder
Kumar et al. Low Power High Speed 3-2 Compressor
Moghaddam et al. A new low power-delay-product, low-area, parallel prefix adder with reduction of graph energy
Kowsalya et al. Low power parallel prefix adder
Grad et al. A hybrid Ling carry-select adder
Lin et al. A novel approach for CMOS parallel counter design
Sam et al. Design of Low Power Pass Transistor Logic Based Adders for Multiplier in 90nm CMOS Process

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070831

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee