KR100505491B1 - 고속 연산기를 위한 4:2 비트 압축기 - Google Patents

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Abstract

본 발명은 고속 연산기를 위한 4:2 비트 압축기에 관한 것이다.
본 발명의 고속 연산기를 위한 4:2 비트 압축기는 전파 캐리 성분이 되는 3-입력 NAND 게이트와 선택신호를 출력하는 XOR 게이트로 구성된 전가산기 및 상기 전가산기의 선택신호와 입력신호에 의해 썸과 캐리를 각각 결정하는 2개의 선택기로 구성됨에 기술적 특징이 있다.
따라서, 본 발명의 고속 연산기를 위한 4:2 비트 압축기는 신호의 지연을 최소화할 수 있기 때문에 빠른 연산이 가능하여 속도면에서 15% 정도의 증가를 가져오는 효과가 있다.

Description

고속 연산기를 위한 4:2 비트 압축기{4:2 compressor for fast arithmetic unit}
본 발명은 고속 연산기를 위한 4:2 비트 압축기에 관한 것으로, 보다 자세하게는 하나의 전가산기와 두개의 선택기를 이용해 고속 연산이 가능하도록 한 압축기에 관한 것이다.
종래에는, 4:2 비트 압축기의 경우 전가산기 두개를 이용하여 구성되어 있으며, N-1열의 캐리 전파를 고려해 입력의 순서를 결정하였다.
도 1은 종래의 전가산기를 이용한 4:2 비트 압축기 구성도이다. 도 1의 왼쪽 부분에 표시한 것과 같이 최대 지연 시간은 3개의 XOR를 거치는 시간이 되며, 24×24 곱셈기의 경우 1번의 곱셈 연산을 위해서는 4개의 압축단을 거치게 되어 누적 지연 효과를 가지게 된다. 표준 셀(Standard Cell)의 경우 XOR의 지연시간이 가장 길다는 점을 고려한다면, 고속의 연산을 위해서는 효과적인 비트 압축기의 구현이 매우 중요하다.
병렬 곱셈기의 부분 곱을 계산하는 과정은 Carry Save Adder Tree를 사용하여 캐리(Carry)의 전파를 축소하는 방법이 있으며, 일반적으로 CLA(Carry Look Ahead)구조를 CSA(Carry Select Adder)와 함께 적용하여 최적화 시킴으로서 고속 곱셈기를 구현한다. 도 2는 Floating point 곱셈기의 블럭다이어그램으로, 24-비트 Unsigned Multiplier와 익스포넌트 유닛(Exponent unit), 그리고 사인 유닛(Sign unit)과 후처리기로 이루어져 있다. 사인 유닛의 경우 XOR 게이트 하나로 구현되며, 익스포넌트 유닛은 8-비트 덧셈기로, 후처리기는 먹스 셋(Mux set)으로 구성되어 있다. 이러한 고속 곱셈기에서 가장 많은 연산 시간을 필요로 하는 부분은 부분 곱을 처리하는 부분이다. 그러나 종래에는 효과적인 부분곱 처리를 할 수 없다는 단점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 3차원 그래픽 처리나 MP3 파일과 같은 음원 파일의 압축 및 재생과 관련해서 많은 양의 연산이 필요로 하게 됨에 따라 고속의 곱셈기의 중요성이 부각되고 있다. 이러한 곱셈기를 구성하는 주요 부분중 하나가 4:2 비트 압축기로써 이는 병렬의 부분 곱을 효과적으로 더할 수 있으며 고속 연산이 가능함을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 전파 캐리 성분이 되는 3-입력 NAND 게이트와 선택신호를 출력하는 XOR 게이트로 구성된 전가산기 및 상기 전가산기의 선택신호와 입력신호에 의해 썸과 캐리를 각각 결정하는 2개의 선택기로 구성된 4:2 비트 압축기에 의해 달성된다.본 발명의 다른 목적은 입력되는 신호를 지연 시간에 의해 라우팅하는 단계; 상기 라우팅된 신호 중 먼저 도착하는 2개의 입력신호와 캐리를 전가산기에서 계산하는 단계 및 상기 라우팅된 신호는 전 단의 연산 지연 시간이 각각 다르기 때문에 이러한 각각의 지연 시간을 갖는 입력 신호중에 가장 늦게 도착하는 2개의 입력신호와 전가산기에서 계산된 신호를 4:2 비트 압축기의 선택 신호로 사용하는 단계로 이루어진 4:2 비트 압축기 연산방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 3은 본 발명에 따른 4:2 비트 압축기 구성도이다. 도 3과 같이 종래의 전가산기 두개를 연접해서 사용하는 방법 대신 하나의 전가산기와 두개의 선택기를 이용해 보다 고속의 연산을 가능하도록 하였다.
본 발명은 하나의 전가산기만을 사용하고 실제 결과 값을 생성하는 부분을 전가산기 대신 제안된 회로로 재구성함으로써 보다 빠른 비트 압축이 가능하게 되었다.
본 발명에 따른 4:2 비트 압축기는 전처리기인 전가산기와 후처리기인 선택기로 구성되어 있다. 전가산기에 입력되는 신호는 두개의 XOR 지연시간이 필요하므로, 가장 빠른 입력 신호를 배치하도록 한다. 전가산기에서 계산되는 3-입력 NAND 게이트의 결과 값은 다음 비트 압축기의 입력으로 들어가는 전파 캐리 성분이 되고, XOR의 결과 값은 썸(Sum)과 캐리(Carry)를 결정하는 선택 신호가 된다. S와 C는 비교적 느린 지연 시간을 갖는 두개의 신호(I2, I3)를 가지고, 전가산기에서 연산된 Mux_Sel 성분이 1 또는 0에 따라 전가산기의 썸 성분 전파 결과 값을 고려한 결과 값을 미리 계산하고, 이를 Mux_Sel에 의해 최종 결정하게 된다.
동작 원리는 먼저 4:2 압축기에서 입력되는 신호를 먼저 전가산기로 계산하고, 다음 4:2 비트 압축기가 지연되는 시간을 최소로 하고, 전가산기의 두 결과 값을 최종 4:2 비트 압축기의 선택 신호로 사용함으로써 빠른 연산을 가능하게 한다.
여기서, 4:2 비트 압축기에 입력되는 신호는 그 입력 지연 시간을 고려해 라우팅 함으로써 앞단의 전가산기가 연산을 종료하기 전까지 미리 예상 연산 값을 계산해 놓게 됨으로써 빠른 연산이 가능하게 된다.
또한, 고속 연산기를 위한 4:2 비트 압축기는 0.35u 공정을 기준으로 했을 때 200Mhz이상의 고속 동작을 가능하게 하는 연산기 구현을 가능하게 한다.
아래 표 1과 같이 유닛 에어리어(Unit area)와 유닛 딜레이(Unit delay)는 2 입력 NAND를 기준으로한 비교도이다. 종래의 4:2 비트 압축기와 제안된 비트 압축기를 비교해보면 속도면에서 15% 정도의 증가를 가져옴을 알 수 있다.
Cell Name Unit Area Unit Delay
INV 0.67 0.692 tLHA
NAND2 1 1 tLHB
NAND3 1.33 1.189 tLHC
AND2 1.33 1.176 tHLB
OR2 1.33 1.478 tHLB
OR3 1.67 2.195 tHLB
XOR2 2.33 1.925 tLHA
XNOR2 2.33 1.943 tLHA
MUX21 2.33 1.686 tLHS
4:2 17.32 5.775 tLH
MOD 4:2 18.98 5.536 tLH
도 4는 본 발명에 따른 4:2 비트 압축기가 연결되는 구성도이다. 도 4를 살펴보면, 다른 4:2 비트 압축기에 영향을 주는 신호의 연산 시간을 최대한 빨리 해주는 것이 고속 연산에 있어 매우 중요하다. 따라서, 4:2 비트 압축기를 구성하기 위해 우선 다음과 같은 기본 원칙을 정하였다.
1. Tcarry_next_compressor < Tcarry_next_bit_position
2. Tsum Tcarry_next_bit_position
도 5는 비트 위치별 지연 시간을 나타낸 그래프이다. 본 발명에 따른 비트 압축기로 24×24 곱셈기 및 54×54 곱셈기를 구성하였을 경우의 비트 위치별 지연시간을 나타낸 것으로, 본 발명에서의 곱셈기가 종래의 곱셈기보다 빠른 연산시간을 가짐을 알 수 있다.
따라서, 본 발명의 고속 연산기를 위한 4:2 비트 압축기는 신호의 지연을 최소화할 수 있기 때문에 빠른 연산이 가능하여 속도면에서 15% 정도의 증가를 가져오는 효과가 있다.
도 1은 종래의 전가산기를 이용한 4:2 비트 압축기 회로이다.
도 2는 Floating point 곱셈기의 블럭다이어그램이다.
도 3은 본 발명에 따른 4:2 비트 압축기 회로이다.
도 4는 본 발명에 따른 4:2 비트 압축기가 연결되는 구성도이다.
도 5는 비트 위치별 지연 시간을 나타낸 그래프이다.

Claims (7)

  1. 입력되는 신호를 지연 시간에 의해 라우팅하는 단계;
    상기 라우팅된 신호 중 먼저 도착하는 2개의 입력신호와 캐리를 전가산기에서 계산하는 단계; 및
    상기 라우팅된 신호는 전 단의 연산 지연 시간이 각각 다르기 때문에 이러한 각각의 지연 시간을 갖는 입력 신호중에 가장 늦게 도착하는 2개의 입력신호와 전가산기에서 계산된 신호를 4:2 비트 압축기의 선택 신호로 사용하는 단계
    로 이루어짐을 특징으로 하는 고속 연산기를 위한 4:2 비트 압축기 연산방법.
  2. 삭제
  3. 4:2 비트 압축기에 있어서,
    전파 캐리 성분이 되는 3-입력 NAND 게이트와 선택신호를 출력하는 XOR 게이트로 구성된 전가산기; 및
    상기 전가산기의 선택신호와 입력신호에 의해 썸과 캐리를 각각 결정하는 2개의 선택기
    로 구성됨을 특징으로 하는 고속 연산기를 위한 4:2 비트 압축기.
  4. 삭제
  5. 제 3항에 있어서,
    상기 전가산기는 다음 비트 압축기의 입력으로 들어가는 전파 캐리 성분이 되는 3-입력 NAND 게이트의 결과 값을 갖는 것을 특징으로 하는 고속 연산기를 위한 4:2 비트 압축기.
  6. 제 3항에 있어서,
    상기 전가산기는 썸과 캐리를 결정하는 선택 신호가 되는 XOR 결과 값을 갖는 것을 특징으로 하는 고속 연산기를 위한 4:2 비트 압축기.
  7. 제 6항에 있어서,
    상기 썸과 캐리는 비교적 느린 지연 시간을 갖는 두개의 신호 I2, I3를 가지고, 전가산기에서 연산된 Mux_Sel 성분이 1 또는 0에 따라 전가산기의 썸 성분 전파 결과 값을 고려한 결과 값을 미리 계산하는 것을 특징으로 하는 고속 연산기를 위한 4:2 비트 압축기.
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