KR970012123A - 개선된 인크리먼트 회로 - Google Patents

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KR970012123A
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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Abstract

본 발명은 개선된 인크리먼트 회로에 관한 것으로, N비트 이진수 A의 첫번째 비트값이 제1인버터, 복수개의 NAND게이트 및 제2인버터로 각각 입력되고, N비트 이진수 A의 두번째 비트값이 제1XNOR게이트의 일측입력단으로 입력되는 동시에 복수개의 NAND게이트로 각각 입력되며, 이와 마찬가지로 N-1번째 비트값이 복수개의 XNOR게이트의 N-2번째 NNOR게이트의 일측입력단으로 입력된다.
그 다음, N비트 이진수 A의 첫번째 비트값이 제2인버터를 통해 반전되어 인크리먼트된 N비트 이진수 S의 첫번째 비트값(S0)으로 출력되고, N비트 이진수 A의 첫번째 비트값(A0)의 반전된 비트값과 N비트 이진수 A의 두번째 비트값(A1)이 제1XNOR게시트를 통해 배타적 부정논리합된 다음 인크리먼트된 N비트 이진수 S의 두번째 비트값(S1)으로 출력된다.
동시에, N비트 이진수 A의 N-2번째 비트값과 N비트 이진수 A의 두번째 비트값부터 N-3번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR게이트의 N-3번째 XNOR게이트를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N-1번째 비트값SN-2로 출력되고, 마찬가지로 N비트 이진수 A의 N-1번째 비트값과 N비트 이진의 A의 두번째 비트값부터 N-2번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR게이트의 N-2번째 XNOR게이트를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N번째 비트값 SN-1로 출력되므로써, N비트의 인크리먼트 수행을 두 단계로 수행할 수 있으므로, N비트의 인크리먼트 수행을 고속으로 처리할 수 있도록 한 것이다.
※ 선택도 : 제1도

Description

개선된 인크리먼트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바람직한 실시예에 따른 개선된 인크리먼트 회로의 블록구성도,
제2도는 가산기를 이용하여 입력되는 비트값을 인크리먼트 수행하는 것을 도시한 도면.

Claims (1)

  1. N비트의 이진수를 인크리먼트하는 회로에 있어서, 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 출력하는 제1반전수단(220); 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 제1배타적 부정논리합수단(240)으로 출력하는 제2반전수단(120); 상기 N비트 이진수의 최하위 비트값을 일측입력단으로 각각 입력하고, 상기 최하위 비트값 다음의 비트값을 순차적으로 최상위 비트값까지 하나씩 증가되는 비트값을 타측입력단으로 각각 입력한 다음 각각 부정논리곱하는 복수개의 부정논리곱수단(1401내지 140N-2); 상기 제2반전수단(120)으로부터 출력되는 비트값을 일측입력단으로 입력하고 상기 N비트 이진수의 두번째 비트값을 타측입력단으로 입력하여 배타적 부정논리합하는 상기 제1배타적 부정논리합수단(240); 상기 N비트 이진수의 세번째 비트값부터 상기 최상위 비트값까지의 각 자리수의 비트값을 일측입력단으로 입력하고 이에 대응하는 상기 복수개의 부정논리곱수단(1401내지 140N-2)으로부터 출력되는 비트값을 타측입력단으로 각각 입력하여 배타적 부정논리합하는 복수개의 배타적 부정논리합수단(2601내지 260N-2)을 이루어진 것을 특징으로 하는 개선된 인크리먼트 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950028123A 1995-08-31 1995-08-31 개선된 인크리먼트 회로 KR0154933B1 (ko)

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