KR970012122A - 개선된 2의 보수회로 - Google Patents

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Abstract

본 발명은 개선된 2의 보수회로에 관한 것으로, N비트 이진수 A의 첫번째 비트값이 복수개의 인버터(1000내지 100N-1)를 통해 반전되고, 복수개의 인버터(1000내지 100N-1)에서 반전된 각 비트값의 최하위 비트값이 제1인버터(210), 복수개의 NAND게이트(2201내지 220N-2) 및 제2인버터(210)로 각각 입력되고, N비트 이진수의 A의 두번째 비트값이 제1 XNOR게이트(240)의 일측입력단으로 입력되는 동시에 복수개의 NAND게이트(2201내지 220N-2)로 각각 입력되며, 이와 마찬가지로 N-1번째 비트값이 복수개의 XNOR게이트(2601내지 260N-2)의 N-2번째 XNOR게이트(260N-2)의 일측입력단으로 입력된다.
그 다음, 반전된 N비트 이진수 A의 첫번째 비트값이 제2인버터(210)를 통해 다시 반전되어 2의 보수된 N비트 이진수 S의 첫번째 비트값(S0)으로 출력되고, 반전된 N비트 이진수 A의 첫번째 비트값(A0)의 다시 반전된 비트값과 반전된 N비트 이진수 A의 두번째 비트값(A1)이 제1XNOR게이트(240)를 통해 배타적 부정논리합된 다음 2의 보수화되는 N비트 이진수 S의 두번째 비트값(S1)으로 출력된다.
동시에, 반전된 N비트 이진수 A의 N-1번째 비트값과 반전된 N비트 이진수 A의 두번째 비트값부터 N-2번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR게이트(2601내지 260N-2)의 N-2번째 XNOR게이트(260N-2)를 통해 배타적 부정논리합되어 2의 보수화되는 N비트 이진수 S의 N-1번째 비트값 SN-1로 출력되므로써 N비트 이진수에 대한 2의 보수를 세 단계로 수행할 수 있으므로, 전술한 종래기술에 비해 N비트의 2의 보수 수행을 고속으로 처리할 수 있도록 한 것이다.

Description

개선된 2의 보수회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바람직한 실시예에 따른 개선된 2의 보수회로의 블럭구성도.

Claims (1)

  1. N비트의 이진수를 2의 보수하는 회로에 있어서, N비트 이진수의 각 비트값을 반전하기 위한 복수개의 제1반전수단(1000내지 100N-1); 상기 복수개의 제1반전수단(1000내지 100N-1)으로부터 출력되는 반전된 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 출력하는 제2반전수단(210); 상기 복수개의 제1반전수단(1000내지 100N-1)으로부터 출력되는 반전된 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 제1배타적 부정논리합수단으로 출력하는 제3반전수단(215); 상기 복수개의 제1반전수단(1000내지 100N-1)으로부터 출력되는 반전된 상기 N비트 이진수의 최하위 비트값을 일측 입력단으로 각각 입력하고, 상기 복수개의 제1반전수단(1000내지 100N-1)으로부터 출력되는 반전된 상기 최하위 비트값 다음의 비트값을 순차적으로 최상위 비트값까지 하나씩 증가되는 비트값을 타측입력단으로 각각 입력한 다음 각각 부정논리곱하는 복수개의 부정논리곱수단(2200내지 220N-2); 상기 제2반전수단(210)으로부터 출력되는 비트값을 일측입력단으로 입력하고 상기 복수개의 제1반전수단(1000내지 100N-1)으로부터 출력되는 반전된 상기 N비트 이진수의 두번째 비트값을 타측입력단으로 입력하여 배타적 부정논리합하는 상기 제1배타적 부정논리합수단(240); 상기 복수개의 제1반전수단(1000내지 100N-1)으로부터 출력되는 반전된 상기 N비트 이진수의 세번째 비트값부터 상기 초상위 비트값까지의 각 자리수의 비트값을 일측입력단으로 입력하고, 이에 대응하는 상기 복수개의 부정논리곱수단(2200내지 220N-2)으로부터 출력되는 비트값을 타측입력단으로 각각 입력하여 배타적 부정논리합하는 복수개의 배타적 부정논리합수단(2600내지 260N-2)으로 이루어진 것을 특징으로 하는 개선된 2의 보수회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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