KR0154933B1 - 개선된 인크리먼트 회로 - Google Patents

개선된 인크리먼트 회로

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KR0154933B1
KR0154933B1 KR1019950028123A KR19950028123A KR0154933B1 KR 0154933 B1 KR0154933 B1 KR 0154933B1 KR 1019950028123 A KR1019950028123 A KR 1019950028123A KR 19950028123 A KR19950028123 A KR 19950028123A KR 0154933 B1 KR0154933 B1 KR 0154933B1
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Abstract

본 발명은 개선된 인크리먼트 회로에 관한 것으로, N비트 이진수 A의 첫 번째 비트값이 제1 인버터, 복수개의 NAND 게이트 및 제2 인버터로 각각 입력되고, N비트 이진수 A의 두 번째 비트값이 제1 XNOR 게이트의 일측입력단으로 입력되는 동시에 복수개의 NAND 게이트로 각각 입력되며, 이와 마찬가지로 N-1번째 비트값이 복수개의 XNOR 게이트의 N-2번째 XNOR 게이트의 일측입력단으로 입력된다.
그 다음, N비트 이진수 A의 첫 번째 비트값이 제2 인버터를 통해 반전되어 인크리먼트된 N비트 이진수 S의 첫 번째 비트값(S0)으로 출력되고, N비트 이진수 A의 첫 번째 비트값(A0)의 반전된 비트값과 N비트 이진수 A의 두 번째 비트값(A1)이 제1 XNOR 게이트를 통해 배타적 부정논리합된 다음 인크리먼트된 N비트 이진수 S의 두 번째 비트값(S1)으로 출력된다.
동시에, N비트 이진수 A의 N-2번째 비트값과 N비트 이진수A의 두 번째 비트값부터 N-3번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR 게이트의 N-3번째 XNOR 게이트를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N-1번째 비트값 SN-2로 출력되고, 마찬가지로 N 비트 이진수 A의 N-1번째 비트값과 N비트 이진수 A의 두 번째 비트값 부터 N-2번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR 게이트의 N-2번째 XNOR 게이트를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N번째 비트값 SN-1로 출력되므로써, N비트의 인크리먼트 수행을 두 단계로 수행할 수 있으므로, N비트의 인크리먼트 수행을 고속으로 처리할 수 있도록 한 것이다.

Description

개선된 인크리먼트 회로
제1도는 본 발명의 바람직한 실시예에 따른 개선된 인크리먼트 회로의 블록구성도.
제2도는 가산기를 이용하여 입력되는 비트값을 인크리먼트 수행하는 것을 도시한 도면.
제3도는 제2도에 도시된 종래의 전형적인 가산기의 상세도.
* 도면의 주요부분에 대한 부호의 설명
120, 220 : 인버터 1401내지 140N-2: NAND 게이트
240, 2601내지 260N-2: XNOR 게이트
321, 341, 343 : XOR 게이트 322, 342, 344 : AND 게이트
345 : OR 게이트 320 : 반가산기
340, 360, 380 : 전가산기
본 발명은 인크리먼트(INCREMENT)회로에 관한 것으로, 특히 입력되는 비트값의 인크리먼트를 보다 빠르게 수행할 수 있도록 한 개선된 인크리먼트 회로에 관한 것이다.
공지된 바와 같이, 전자분야에서 필수적으로 사용되고 잇는 가산기로서는 CARRY-LOOK-AHEAD 가산기, CONDITIONAL SUM 가산기, CARRY-SKIP 가산기 등이 있으며, 이러한 가산기를 이용하여 소망하는 비트값과 1을 가산하므로써 인크리먼트를 수행한다.
제2도는 이러한 가산기를 이용하여 입력되는 비트값을 인크리먼트 수행하는 도면으로서, 여기에서는 입력되는 비트값의 단위를 4비트의 이진수로 하여 기술하기로 한다.
제2도를 참조하면 알 수 있듯이, 4비트의 이진수 비트값과 1이 가산기(300)로 각각 입력되고, 가산기(300)를 통해 4비트의 이진수 비트값과 1이 가산되므로써 4비트의 이진수 비트값이 1인크리먼트된다.
한편, 제3도 (a)에 도시된 바와 같이, 4비트의 이진수 비트값과 1을 가산하기 위한 가산기(300)는 하나의 반가산기(HALF ADDER, 320)와 3개의 전가산기(FULL ADDER, 340, 360, 380)로 구성된다.
여기에서, 이 기술분야에 널리 알려진 바와같이, 예를 들면 4비트의 이진수 가산을 위한 반가산기(320)는 제3도의 (b)를 참조하면 알 수 있듯이, XOR 게이트(321)와 AND 게이트(322)로 구성되며, 4비트의 이진수 A와 B의 첫 번째 자리값인 A0와 B0가 XOR 게이트(321)를 통해 배타적 논리합 (A0와 B0가 서로 다른 경우에 1, 서로 같은 경우에 0 출력, 이하 배타적 논리합이라 칭함)되어 가산된 비티값 S0로 출력되고, A0, B0가 AND 게이트(322)를 통해 논리곱되어 캐리(CARRY)C0가 출력된다.
이때, 캐리C0는 A0와 B0의 비트값이 모두 1이면 1이고, 그 이외에는 0이다.
한편, 4비트 이진수 가산을 위한 전가산기(340, 360, 380)는 각각 제3도의 (c)에 도시된 바와 같이, XOR 게이트(341, 343), AND 게이트(342, 344) 및 OR 게이트(345)로 구성되며, 이들 전가산기(340, 360,380)들의 각 동작과정은 실질적으로 모두 동일하므로, 중복된 기재를 피하기 위해 일예로서 제1 전가산기(340)의 동작과정에 대하여 주로 설명하기로 한다.
먼저, 4비트의 이진수 A와 B의 두 번째 자리값인 A1와 B1이 제1 XOR 게이트(341)을 통해 배타적 논리합되어 제2 XOR 게이트(343)의 일측입력단과 제2 AND 게이트(344)의 일측입력단으로 각각 입력되고, A1와 B1이 제1AND 게이트(342)를 통해 논리곱되어 OR 게이트(345)의 일측입력단으로 입력된다.
이때, 반가산기(320)로부터의 캐리 C0가 제2 XOR 게이트(343)의 타측입력단과 제2 AND 게이트(344)의 타측입력단으로 각각 입력된다.
따라서, 제1 XOR 게이트(341)로부터 출력되는 비트값과 반가산기(320)로부터의 캐리 C0가 제2 XOR 게이트(343)를 통해 배타적 논리합되어 가산된 비트값 S1로 출력되고, 제1 XOR 게이트(341)로부터 출력되는 비트값과 반가산기(320)로부터의 캐리 C0가 제2 AND 게이트(344)를 통해 논리곱된 다음 OR 게이트(345)의 타측입력단으로 입력되며, 제1 AND 게이트(342)로부터 출력되는 비트값과 제2 AND 게이트(344)로부터 출력되는 비트값이 OR 게이트(345)를 통해 논리합되어 캐리 C1이 출력된다.
그 다음, 상술한 바와 같은 제1 전가산기(340)의 동작과정과 실질적으로 동일하게 제2 전가산기(360)과 제3 전가산기(380)에서도 수행되므로써, 4비트의 이진수 A와 B가 가산된다.
상술한 바와 같이, 4비트의 이진수의 인크리먼트를 수행하기 위해, 하나의 반가산기(320)와 세 개의 전가산기(340, 360, 380)를 이용하여 4비트의 이진수와 1을 가산하므로써, 4비트 이진수의 인크리먼트를 수행한다.
다시 말하면, N(N은 자연수) 비트의 이진수의 인크리먼트를 수행하기 위해서는 하나의 반가산기와 N-1개의 전가산기를 이용해야 N비트이진수의 인크리먼트를 수행한다.
그러나, 종래의 전형적인 방법에 따라 N비트 이진수의 인크리먼트 수행에 있어서, 반가산기는 한 단계의 처리과정이 필요하고, 전가산기는 세 단계의 처리과정이 필요하므로 N비트 이진수 인크리먼트를 수행하는데는 3N+1단계의 처리과정이 필요하기 때문에, 인크리먼트 수행시간이 오래 걸리는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 종래기술의 문제점을 감안하여 착안한 것으로, N비트의 이진수 인크리먼트 수행을 고속으로 처리할 수 있는 개선된 인크리먼트 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, N비트의 이진수를 인크리먼트하는 회로에 있어서, 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 출력하는 제1 반전수단과, 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 제1 배타적 부정논리합수단으로 출력하는 제2 반전수단과, 상기 N비트 이진수의 최하위 비트값을 일측입력단으로 각각 입력하고, 상기 최하위 비트값 다음의 비트값을 순차적으로 최상위 비트값까지 하나씩 증가되는 비트값을 타측입력단으로 각각 입력한 다음 각각 부정논리곱하는 복수개의 부정논리곱수단과, 상기 제2 반전수단으로부터 출력되는 비트값을 일측입력단으로 입력하고 상기 N비트 이진수의 두 번째 비트값을 타측입력단으로 입력하여 배타적 부정논리합하는 상기 제1 배타적 부정논리합수단과, 상기 N비트 이진수의 세 번째 비트값부터 상기 최상위 비트값까지의 각 자리수의 비트값을 일측입력단으로 입력하고 이에 대응하는 상기 복수개의 부정논리곱수단으로부터 출력되는 비트값을 타측입력단으로 각각 입력하여 배타적 부정논리합하는 복수개의 배타적 부정논리합수단으로 이루어진 것을 특징으로 하는 개선된 인크리먼트 회로를 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
제1도는 본 발명의 바람직한 실시예에 따른 개선된 인크리먼트 회로의 블록구성도로서, 동도면을 참조하면 알 수 있듯이, 본 발명에 따른 인크리먼트 회로는 인버터(120, 220), 복수개의 NAND 게이트(1401내지 140N-2), 제1및 복수개의 XNOR 게이트(240, 2601내지 260N-2)로 구성된다.
동도면에 있어서, 제1 인버터(120)와 제2 인버터(220)는 N비트의 첫 번째 비트값(A0)을 각가 반전하고, 복수개의 NAND 게이트(1401내지 140N-2)는 N비트 이진수의 최하위비트를 일측입력단으로 각각 입력하고 그 다음 비트값부터 순차적으로 하나씩 더 입력한 다음 입력되는 복수개의 비트값이 모두 1인 경우에 0을, 그 이외의 경우에 1을 출력(이하 부정논리곱이라 칭함)하는 것으로서, 첫 번째 NAND 게이트(1401)는 A0와 A1을 각각 입력하여 A0와 A1을 부정논리곱하고, 두 번째 NAND 게이트(1402)는 A1, A2및 A3를 각각 입력하여 A0, A1, A2를 부정논리곱한다.
마찬가지로, N-2번째 NAND 게이트(140N-2)는 A1, A2, A3, 내지 AN-2을 각각 입력하여 A1, A2, A3내지 AN-2을 부정논리곱한다.
그리고, 제1 및 복수개의 XNOR 게이트(240, 2601내지 260N-2)는 입력되는 두 개의 비트값이 서로 같은 경우에 1을, 복수개의 비트값이 서로 다른 경우에 0을 출력(이하 배타적 부정논리합이라 칭함)하는 것으로서, 제1 XNOR 게이트(240)는 A1과 제1 인터버(120)로부터 출력되는 비트값을 각각 입력하여 두 비트값을 배타적 부정논리합한다.
또한, 복수개의 XNOR 게이트(2601내지 260N-2)는 A2부터 최상위 비트값까지 각 비트값을 일측입력단으로 하나씩 입력하고, 복수개의 NAND 게이트(1401내지 140N-2)로부터 출력되는 비트값을 타측입력단으로 하나씩 각각 입력하여 두 비트값을 배타적 부정논리합하는 것으로서, 첫 번째 XNOR 게이트(2601)는 A2와 복수개의 NAND 게이트(1401내지 140N-2) 중에 첫 번째 NAND 게이트(1401)로 부터 출력되는 비트값을 배타적 부정논리합한다.
그리고, 두 번째 XNOR 게이트(2602)는 A3와 복수개의 NAND 게이트(1401내지 140N-2) 중에 두 번째 NAND 게이트(1402)로부터 출력되는 비트값을 배타적 부정논리합하고, N-2번째 XNOR 게이트(260N-2)는 AN-1과 복수개의 NAND 게이트(1401 내지 140N-2)중에 N-2번째 NAND 게이트(140N-2)로부터 출력되는 비트값을 배타적 부정논리합한다.
상기한 바와 같은 구성부재로 이루어진 본 발명에 따른 개선된 인크리먼트 회로의 동작과정에 대하여 제1도를 참조하여 보다 상세하게 설명하기로 한다.
먼저, N비트 이진수 A의 첫 번째 비트값 A0는 제1 인버터(120)와 복수개의 NAND 게이트(1401내지 140N-2)의 일측입력단으로 각각 입력되고, N비트 이진수 A의 두 번째 비트값 A1은 제1 XNOR 게이트(240)의 일측입력단과, 복수개의 NAND 게이트(1401내지 140N-2)의 타측입력단으로 각각 입력된다.
또한, N비트 이진수 A의 세 번째 비트값 A2는 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째 XNOR 게이트(2601)의 일측입력단과, 복수개의 NAND 게이트(1401내지 140N-2)의 다른 타측입력단으로 각각 입력되고, N비트 이진수 A의 네 번째 비트값 A3는 복수개의 XNOR 게이트(2601내지 260N-2) 중에 두 번째 XNOR 게이트(2602)의 일측입력단과 복수개의 NAND 게이트(1401내지 140N-2)중에 두 번째 NAND 게이트(1402)부터 N-2번째 NAND 게이트(140N-2)까지의 다른 타측입력단으로 각각 입력된다.
마찬가지로, N비트 이진수 A의 N-2번째 비트값 AN-2은 복수개의 XNOR 게이트(2601내지 260N-2)의 N-3번째 XNOR 게이트(260N-3)의 일측입력단과, 복수개의 NAND 게이트(1401내지 140N-2)중에 N-3번째 NAND 게이트(140N-3)부터 N-2번째 NAND 게이트(140N-2)까지 입력되고, N비트 이진수 A의 N-1번째 비트값AN-1은 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2 번째 XNOR 게이트(260N-2)의 일측입력단으로 입력된다.
그 다음, N비트 이진수 A의 첫 번째 비트값 A0는 제2 인버터(220)를 통해 반전된 다음 인트리먼트되는 N비트 이진수 S의 첫 번째 비트값 S0로 출력되고, N비트 이진수 A의첫번째 비트값 A0가 제1 인버터(120)를 통해 반전된 다음 제1 XNOR 게이트(240)의 타측입력단으로 입력되며, N비트 이진수 A의 두 번째 비트값 A1과 제1 인터버(120)를 통해 반전된 비트값이 제1 XNOR 게이트(240)를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 두 번째 비트값 S1으로 출력된다.
그리고, N비트 이진수 A의 첫 번째 비트값 A0와 두 번째 비트값 A1이 제1 NAND 게이트(140-1)를 통해 부정논리곱된 다음 복수개의 XNOR 게이트(2601내지 260N-2) 중에 첫 번째 XNOR 게이트(2601)의 타측입력단으로 입력되며, N비트 이진수 A의 세 번째 비트값 A2와 복수개의 NAND 게이트(1401내지 140N-2) 중에 첫 번째 NAND 게이트(1401)에서 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2) 중에 첫 번째 XNOR 게이트(2601)를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 세번째 비트값 S2로 출력된다.
동시에, N비트 이진수 A의 첫 번째 비트값 A0와 두 번째 비트값 A1, 그리고 세 번째 비트값 A2가 복수개의 NAND 게이트(1401내지 140N-2) 중에 두 번째 NAND 게이트(1402)를 통해 부정논리곱된 다음, 복수개의 XNOR 게이트(2601내지 260N-2)중에 두 번째 XNOR 게이트(2602)의 타측입력단으로 입력되며, N비트 이진수 A의 네 번째 비트값 A3와 복수개의 NAND 게이트(1401내지 140N-2)중에 두 번째 NAND 게이트(1402)에서 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2) 중에 두 번째 XNOR(2602)를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 네 번째 비트값 S3로 출력된다.
또한 동시에, N비트 이진수 A의 N-2번째 비트값 AN-2와 두 번째 비트값 A1부터 N-3 비트값 AN-3이 복수개의 NAND 게이트(1401내지 140N-2) 중에 N-3번째 NAND 게이트(140N-3)을 통해 부정논리곱된 비트값이, 복수개의 XNOR 게이트(2601내지 260N-2) 중에 N-3번째 XNOR 게이트(260N-3)를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N-1번째 비트값 SN-2로 출력된다.
또한 마찬가지로, N비트 이진수 A의 N-1번째 비트값 AN-1과 두 번째 비트값 A1부터 N-2번째 비트값 AN-2이 복수개의 NAND 게이트(1401내지 140N-2) 중에 N-2번째 NAND 게이트(140N-3)을 통해 부정논리곱된 비트값이, 복수개의 XNOR 게이트(2601내지 260N-2)중에 N-2번째 XNOR 게이트(260N-2)를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N-2번째 비트값 SN-1로 출력된다.
예를 들어, 4비트 이진수 A가 110인 경우, 4비트 이진수 A의 첫 번째 비트값 0은 제1 인터버(120)와 제2 인버터(220), 복수개의 NAND 게이트(1401내지 140N-2)중에 첫 번째 NAND 게이트(1401)부터 네 번째 NAND 게이트(1404)의 일측입력단으로 각각 입력되고, 110의 두 번째 비트값 1은 제1 XNOR 게이트(240)의 일측입력단과, 복수개의 NAND 게이트(1401내지 140N-2)중에 첫 번째 NAND 게이트(1401)와 두 번째 NAND 게이트(1402)의 타측입력단으로 각각 입력된다.
동시에, 110의 세 번째 비트값 1은 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째 XNOR 게이트(2601)의 일측입력단과, 복수개의 NAND 게이트(1401내지 140N-2)중에 두 번째 NAND 게이트(1402)의 다른 타측입력단으로 각각 입력되고, 110의 네 번째 비트값 0은 복수개의 XNOR 게이트(2601내지 260N-2)중에 두 번째 XNOR 게이트(2602)의 일측입력단을 입력된다.
따라서, 110의 첫 번째 비트값 0 은 제2 인버터(220)를 통해 반전되어 인크리먼트된 4 비트 이진수 S의 첫 번째 비트 S0는 1이 되고, 110의 첫번째 비트값 0이 제1 인버터(120)를 통해 반전된 비트값(1)과 110의 두 번째 비트값 1이 제1 XNOR 게이트(240)를 통해 배타적 부정논리합되어 인크리먼트된 4비트 이진수 S의 두 번째 비트 S1은 1이 된다.
동시에, 110의 첫 번째 비트값 0과 두 번째 비트값 1이 복수개의 NAND 게이트(1401내지 140N-2) 중에 첫 번째 NAND 게이트(1401)를 통해 부정논리곱되어 1이 출력되고, 이 비트값(1)과 110의 세 번째 비트값 1이 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째 XNOR 게이트(2601)를 통해 배타적 부정논리합되어 인크리먼트된 4비트 이진수 S의 세 번째 비트 S2는 1이 된다.
또한 동시에, 110의 첫 번째 비트값 0과 두 번째 비트값 1, 그리고 세 번째 비트값 1이 복수개의 NAND 게이트(1401내지 140N-2)중에 두 번째 NAND 게이트(1402)를 통해 부정논리곱되어 1이 출력되고, 이 비트값(1)과 110의 네 번째 비트값 0이 복수개의 XNOR 게이트(2601내지 260N-2)중에 두 번째 XNOR 게이트(2602)를 통해 배타적 부정논리합되어 인크리먼트된 4비트 이진수 S의 네 번째 비트 S3는 0이 된다.
따라서, 제2 인버터(220)와 제1 및 복수개의 XNOR 게이트(2601내지 260N-2)중에 첫 번째, 두 번째 XNOR 게이트(2601, 2602)로부터 출력되는 인크리먼트된 4비트 이진수 S의 각 자리수의 비트값은 111이 되고, 결과적으로 이 값(111)은 110이 1만큼 인크리먼트된 값이다.
상술한 바와 값이, N비트 이진수 A의 첫 번째 비트값이 제1 인터버(120), 복수개의 NAND 게이트(1401내지 140N-2) 및 제2 인버터(220)로 각각 입력되고, N비트 이진수 A의 두 번째 비트값이 제1 XNOR 게이트(240)의 일측입력단으로 입력되는 동시에 복수개의 NAND 게이트(1401내지 140N-2)로 각각 입력되며, 이와 마찬가지로 N-1번째 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2번째 XNOR 게이트(260N-2)의 일측입력단으로 입력된다.
그 다음, N비트 이진수 A의 첫 번째 비트값이 제2 인터버(220)를 통해 반전되어 인크리먼트된 N비트 이진수 S의 첫 번째 비트값(S0)으로 출력되고, N비트 이진수 A의 첫 번째 비트값(A0)의 반전된 비트값과 N비트 이진수 A의 두 번째 비트값(A1)이 제1 XNOR 게이트(240)를 통해 배타적 부정논리합된 다음 인크리먼트된 N비트 이진수 S의 두 번째 비트값(S1)으로 출력된다.
동시에, N비트 이진수 A의 N-2번째 비트값과 N비트 이진수 A의 두 번째 비트값부터 N-3번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)의 N-3번째 XNOR 게이트(260N-3)를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N-1번째 비트값 SN-2로 출력되고, 마찬가지로 N비트 이진수 A의 N-1번째 비트값과 N비트 이진수 A의 두 번째 비트값부터 N-2번째 비트값까지 부정논리곱된 비트값이 복수개의 XNOR 게이트(2601내지 260N-2)의 N-2번째 XNOR 게이트(260N-2)를 통해 배타적 부정논리합되어 인크리먼트된 N비트 이진수 S의 N번째 비트값 SN-1로 출력된다.
따라서, 본 발명을이용하면, N비트의 인크리먼트 수행을 두단계로 수행할 수 있으므로, 전술한 종래기술에 비해 N비트의 인크리먼트 수행을 고속으로 처리할 수 있는 잇점이 있다.

Claims (1)

  1. N비트의 이진수를 인크리먼트하는 회로에 있어서, 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 출력하는 제1 반전수단(220) ; 상기 N비트 이진수의 최하위 비트값을 입력하여 반전한 다음 제1 배타적 부정논리합수단(240)으로 출력하는 제2 반전수단(120) ; 상기 N비트 이진수의 최하위 비트값을 일측입력단으로 각각 입력하고, 상기 최하위 비트값 다음의 비트값을 순차적으로 최상위 비트값까지 하나씩 증가되는 비트값을 타측입력단으로 각각 입력한 다음 각각 부정논리곱하는 복수개의 부정논리곱수단(1401내지 140N-2) ; 상기 제2 반전수단(120)으로부터 출력되는 비트값을 일측입력단으로 입력하고 상기 N비트이진수의 두 번째 비트값을 타측입력단으로 입력하여 배타적 부정논리합하는 상기 제1 배타적 부정논리합수단(240) ; 상기 N비트 이진수의 세 번째 비트값부터 상기 최상위 비트값까지의 각 자리수의 비트값을 일측입력단으로 입력하고 이에 대응하는 상기 복수개의 부정논리곱수단(1401내지 140N-2)으로부터 출력되는 비트값을 타측입력단으로 각각 입력하여 배타적 부정논리합하는 복수개의 배타적 부정논리합수단(2601내지 260N-2)으로 이루어진 것을 특징으로 하는 개선된 인크리먼트 회로.
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