KR960038595A - 가산기와 감산기의 조합을 이용한 승산기 - Google Patents

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Abstract

본 발명은 가산기와 감산기의 조합을 이용한 승산기에 관한 것으로, 8비트의 입력 신호(IN＜7:0＞)중 상위 N비트(IN＜7:8-N＞)를 자신의 하위 N비트(DFF＜N-1:0＞)로 취하고, 논리′0'인 전압(Vss)을 나머지 상위 8-N비트(DFF＜7:N＞)에 채춤으로써 시프트 라이트 8-N비트의 효과를 내는 시프트, 레지스터(DFF1, DFF2, DFF3)와, 상기 시프트 레지스터(DFF1, DFF2, DFF3)중 두개의 시프트 레지스터(DFF1, DFF2) 출력을 각각 피감수 입력(A)와 감수 입력(B)으로 받아 감산을 수행하여 결과를 출력하는 감산기(20)와, 상기 감산기(20)의 출력과 상기 나머지 하나의 시프트 레지스터(DFF3)의 출력을 각각 피가수 입력(C)과 가수 입력(D)으로 받아 가산을 수행하여 결과를 출력하는 가산기(30)로 구성되었으며, 종래의 카메라용 신호 처리 직접 회로에서 RGB매트릭스를 생성하는 알고리즘 하드웨어적으로 실현하는데 있어서, 계수를 곱하는 회로의 구현시 곱하는 계수가 일정치로 저하여졌을 경우에 승산기를 사용하던 것을 가산기와 감산기만을 사용하여 구현함으로써 하드웨어의 간단화에 기여하는 가산기와 감산기의 조합을 이용한 승산기에 관한 것이다.

Description

가산기와 감산기의 조합을 이용한 승산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예에 따른 가산기와 감산기의 조합을 이용한 승산기의 블럭도.

Claims (4)

  1. 특정 계수를 승산함에 있어서 승산기를 사용하지 않고, 2의 지수승으로 이루어진 계수의 합으로 승산하는 기능을 갖는 회로로 이루어지는 것을 특징으로 하는 가산기와 감산기의 조합을 이용한 승산기.
  2. 제1항에 있어서, 상기한 2의 지수승으로 이루어진 계수의 합으로 승산하는 기능을 갖는 회로는, 8비트의 데이타 신호 입력(IN＜7:0＞)중 상위 6비트의 데이타 (IN＜7:2＞)를 자신의 하위 6비트(DFF＜5:0＞)로 입력받고, 논리 ‘0’신호(Vss)를 자신의 상위 2비트(DFF＜7:6＞)로 입력받음으로써 2비트 시프트 라이트 기능을 수행하여 출력하는 제1시프트 레지스터(DFF1)와; 상기 8비트의 데이타 신호 입력(IN＜7:0＞)중 상위 4비트의 데이타 (IN＜7:4＞)를 자신의 하위 4비트(DFF2＜3:0＞)로 입력받고, 논리 ′0'신호(Vss)를 자신의 상위 4비트(DFF2＜7:4＞)로 입력받음으로써 4비트 시프트 라이트 기능을 수행하여 출력하는 제2시프트 레지스터(DFF2)와; 상기 8비트의 데이타 신호 입력(IN＜7:0＞)중 상위 2비트의 데이타(IN＜7:6＞)를 자신의 하위 2비트(DFF3＜1:0＞)로 입력받고, 논리′0'(Vss)를 자신의 상위 6비트(DFF3＜7:2＞)로 입력받음으로써 6비트 시프트 라이트 기능을 수행하여 출력하는 제3시프트 레지스터(DFF3)와; 상기 시프트 레지스터(DFF1, DFF2, DFF3)중 제1, 제2시프트 레지스터(DFF1, DFF2)의 출력을 각각 피간수 입력(A)와 감수 입력(B)으로 받아, 감산을 수행하여 결과를 출력하는 감산기(20)와; 상기 감산기(20)의 출력과 상기 제3시프트 레지스터(DFF3)의 출력을 각각 피가수 입력(C)과 가수입력(D)으로 받아, 가산을 수행하여 결과를 출력하는 가산기(30)로 이루어지는 것을 특징으로 하는 가산기와 감산기의 조합을 이용한 승산기.
  3. 제2항에 있어서, 상기한 시프트 레지스터(DFF1, DFF2, DFF3)는, 8비트의 입력신호(IN＜7:0＞)중 상위 N비트(IN＜7:8-N＞)를 자신의 하위 N비트(DFF＜N-1:0＞)로 취하고, 논리′0' 전압(Vss)을 자신의 나머지 상위8-N(DFF＜7:N＞)에 채움으로서 시프트 라이트 8-N비트의 효과를 내게되어, 결국은 입력값에 1/2(8-N)을 곱한 효과가 동일한 효과를 내는 기능을갖는 것을 특징으로 하는 가산기와 감산기의 조합을 이용한 승산기.
  4. 제3항에 있어서, 상기한 8비트의 입력 신호(IN＜7:0＞)중 상위 N비트(IN＜7:8-N＞)를 자신의 하위 N비트(DFF＜N-1:0＞)로 취하고, 논리′0'인 전압(Vss)을 나머지 상위 8-N비트(DFF＜7:N＞)에 채움으로써 시프트 라이트 8-N배트의 효과를 내는 회로는 디 플립플릅으로 이루어지는 것을 특징으로 하는 가산기와 감산기의 조합을 이용한 승산기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140429A (ja) * 1983-12-28 1985-07-25 Hitachi Ltd １０進乗算装置
JPH04107731A (ja) * 1990-08-29 1992-04-09 Nec Ic Microcomput Syst Ltd 乗算回路
JPH0686075A (ja) * 1992-08-31 1994-03-25 Oki Electric Ind Co Ltd 画像処理回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100899408B1 (ko) * 2002-07-11 2009-05-27 엘지전자 주식회사 세탁기의 모터구동용 콘덴서

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