CN1323105A

CN1323105A - 一种相关器装置

Info

Publication number: CN1323105A
Application number: CN01107653A
Authority: CN
Inventors: 苟卫忠
Original assignee: ZHONGXING INTEGRATED CIRCUIT DESIGN CO Ltd SHENZHEN CITY
Current assignee: ZHONGXING INTEGRATED CIRCUIT DESIGN CO Ltd SHENZHEN CITY
Priority date: 2001-03-19
Filing date: 2001-03-19
Publication date: 2001-11-21

Abstract

一种相关器装置,包括2个串并转换器、求能量电路、多路选择器及若干个时分相关单元,串并转换器接收PN码复序列并对该输入信号进行处理产生若干对输出序列,这若干对输出序列送入相应的时分相关单元,各时分相关单元对这些输出序列以及直接输入各时分相关单元的输入复序列进行处理,处理后的结果由多路选择器合并为一路,最后将这个合在一起的结果送入求能量电路求出所需要的相关能量。本发明电路结构简单,硬件规模较小,成本较低。

Description

一种相关器装置

本发明涉及通信系统中的扩频技术领域，确切地说，涉及一种可应用于直接序列扩频通信系统中的对数据及伪随机序列进行处理的相关器装置。

扩频技术又叫扩展频谱技术(Spread Spectrum)，它是最近发展起来的充分利用有限频谱资源，提高无线电信息传输效率的一种新技术。常用的扩频技术有两种：一种是直接序列扩频技术，另一种是跳频扩频技术。使用前一种的比较多。

直序扩频技术将实际传送的数据加在一个事先定义的伪随机序列(或称PN码，它具有类似于噪声序列的性质，是一种似随机但实际上是有规律的周期性二进制序列)中发送，发送的信号扩展在很宽的频带上。

在直接序列扩频通信系统的同步跟踪系统及多径接收等信号处理过程中，一般都需要用到相关器(有些情况下也称为匹配滤波器)，来计算接收信号的基带数据和接收机内产生的伪随机序列(或称PN码)的相关能量，以根据相关能量寻找接收数据与PN码间的匹配关系或相关峰值的位置。

这种相关器的特点是：

(1)接收的数据是有一定字长的取样量化数据，比如字长为8位的数据，而与接收数据进行相关运算的PN码则只有1位字长，它的取值为+1或-1；

(2)相关长度(参加相乘且累加运算的数据的个数)较大，比如256或512：

(3)对运算速度要求较高，比如要在一个取样时钟周期里计算出若干个相关能量；

(4)在正交信号处理的情况下，进行相关运算的两个信号矢量都是由I、Q两路信号构成的正交信号，可以把正交信号用复数序列表示，这种情况下需要用到复数相关器。

由于运算速度较高，运算量较大，通常，这种相关器是使用并行运算的方法实现的，即通过使用串并转换器，把运算矢量的所有数据元素同时送到并行的乘法累加单元中去运算，在输入数据的一个取样时钟周期里即可得到相关结果。如美国专利US 5,963,586“Method and apparatus for parallelnoncoherent correlation of a spread spectrum signal”中就介绍了一种采用这种方式设计的复数相关器装置。图3是并行复数相关器的典型的组成框图，设相关长度为N，其工作原理如下：

由I、Q两路基带接收信号形成的输入复序列首先进入串并转换器321、322，串并转换器321、322把输入复序列的最近N个数据并行输出并将输出数据送入复数乘法阵列35；在接收机本地产生的PN码复序列送入串并转换器331、332，串并转换器331、332把串行输入的复PN码变成N位并行输出的数据并把输出数据也送入复数乘法阵列35；复数乘法阵列35由N个并行工作的复数乘法单元组成，用于在同一时间内计算输入复序列的最近N个数据与N个相应的PN码复序列的乘积，得出的N个复数乘积同时送入复数加法树36，复数加法树36计算出它们的和，最后将计算得到的和送入求能量电路37求出所需要的相关能量。

这种并行运算的相关器，优点是计算速度快，可以在远小于1个取样时钟周期的时间内得到相关能量，但其缺点也是明显的：即它使用了大量的硬件资源。例如，在典型应用中，相关长度N是512，输入数据的字长是8位，假设用移位寄存器实现串并转换器的功能，则串并转换器321、322要使用512×8=4096位寄存器，串并转换器331、332要使用512位寄存器，复数乘法阵列35要使用512个8位乘1位的复数乘法器(每个复数乘法器可以由4个8位异或门和2个8位加法器实现)，复数加法树36要使用1024个8位加法器。

粗略估计，这种全并行相关器须使用数千个寄存器和数千个8位加法器，占用了相当多的的硬件资源。尤其当将这种相关器集成于基带处理芯片中时，会显著增加硅片的面积及功耗。对这种全并行相关器的一种改进是分时复用复数乘法阵列35和复数加法树36，可以显著减小异或门和加法器等组合逻辑的硬件规模，但串并转换器321、322、331、332无法复用，仍需要使用同样多的移位寄存器。因此，分时复用并行相关器对硬件资源的减少是有限度的。

针对全并行方法实现的相关器硬件规模太大的问题，本发明提供一种采用流水线方式和时分复用方式的相关器装置，以达到节省硬件资源、减小硬件规模的目的。

本发明的目的可以通过以下技术方案来实现：

一种采用流水线方式和时分复用方式实现的相关器装置，包括2个串并转换器、求能量电路，其特征在于：还包括多路选择器及若干个时分相关单元串并转换器接收PN码复序列并对该输入信号进行处理产生若干对输出序列，这若干对输出序列各自送入相应的时分相关单元，各时分相关单元对这些输出序列以及直接输入各时分相关单元的输入复序列进行处理，处理后的结果由多路选择器合并为一路，最后将这个合在一起的结果送入求能量电路求出所需要的相关能量。

所述时分相关单元包括复数乘法器、加法器、双口RAM和寄存器，输入数据I_IN、Q_IN、PN_Ik、PN_Qk(k=1,2,…N/M)送入复数乘法器相乘，同时从双口RAM中读出上个取样时钟周期的累加中间值，加法器将该累加中间值与复数乘法器的输出相加，得到当前取样时钟周期的累加中间值，在结果稳定后再送入双口RAM中保存，最后用寄存器存储累加的最终结果。

与现有技术相比，本发明的优点在于：由于本发明提供的相关器装置采用了流水线方式及时分复用方式，所以节省了硬件资源、减小了硬件规模，同时也减小了乘法器、加法器等组合逻辑的复杂度；由于在相关器装置的时分相关单元中使用双口RAM来代替部分寄存器，进一步减小了设计的规模，节约了成本。

下面结合附图和实施例对本发明作进一步详细的描述。

图1是本发明提出的N阶相关器的结构框图；

图2是本发明提出的时分相关单元的结构框图；

图3是用并行运算实现N阶相关器的原理框图。

图1是本发明提出的采用流水线方式和时分复用方式实现的相关器装置的典型实施例。

如图1所示，本相关器装置的功能是对输入复序列I_IN(n)+jQ_IN(n)和PN码复序列PN_I(n)+jPN_Q(n)进行相关运算，得到相关能量输出。它包括2个串并转换器101、102、若干个时分相关单元(每一个代表一条时分复用的流水线)、多路选择器13、求能量电路14。

设相关器的相关长度是N，数据的取样时钟等于PN码片速率，时分复用次数为M，则每个时分相关单元，或者说每条时分复用流水线，相当于M条独立工作的并行流水线，那么共需要N/M个时分相关单元，或者说共需要N/M条并行工作的时分复用流水线，每条时分复用流水线的工作时钟为M倍的数据取样时钟。

I_IN和Q_IN直接送到各个时分相关单元1、2、…N/M中去，PN_I送入串并转换器101，产生N/M个输出序列PN_I1,PN_I2,…PN_I(N/M),PN_Q送入串并转换器102,产生N/M个输出序列PN_Q1,PN_Q2,…PN_Q(N/M)，这些输出序列的数据率是输入序列的M倍，即M倍的PN码片速率。这N/M对输出序列各自送入相应的时分相关单元1、2、…N/M。

如图2所示，每个时分相关单元1、2、…N/M包括复数乘法器21、加法器22、双口RAM23和寄存器24。输入数据I_IN、Q_IN、PN_Ik、PN_Qk(k=1,2,…N/M)送入复数乘法器21相乘，同时从双口RAM23中读出上个取样时钟周期的累加中间值，加法器22将该累加中间值与复数乘法器21的输出相加，得到当前取样时钟周期的累加中间值，在结果稳定后再送入双口RAM23中保存，最后用寄存器24存储累加的最终结果。在输入复序列(I_IN,Q_IN)的一个取样时钟周期的时间里，每对PN复序列PN_Ik、PN_Qk有M次复数数据输入复数乘法器21，分别是M条流水线需要的PN码数据，所以在一个取样时钟周期的时间里，复数乘法器21有M个输出结果，从双口RAM23中读M次旧的累加中间值，往双口RAM23中写M次新的累加中间值。可见，在一个取样时钟周期里，1个时分相关单元能够做M次乘法和累加运算，它相当于M条并行流水线，这样，N/M个时分相关单元就相当于N条并行流水线。当一条流水线累计做了N次乘法和累加运算时，把这个时刻的加法器22输出数据锁存到寄存器24中，并重新开始计数。由于通过控制串并转换器101、102产生的PN序列可以使每条流水线的开始时间依次错开，因此每条流水线锁存输出结果的时间也依次错开。N/M个寄存器24的输出结果通过多路选择器13合并为1路。这样，在每个取样时钟周期里，刚好有1个相关结果输出。这个复数相关结果经过求能量电路14，就得到了我们需要的相关能量。

在这个实施例中，相关器的电路结构采用流水线方式进行设计用来计算相关能量。假设相关长度是N，全并行相关器在一个取样时钟周期里同时对N对数据作相乘和累加运算，并得到一个相关结果，这N对数据是输入复序列在当前时刻之前N个取样时钟周期的数据与PN码复序列的在相应时刻的数据，而采用流水线方式的相关器由多条流水线组成，一条流水线在一个取样时钟周期里只完成1对数据的相乘和累加，这对数据是当前时刻输入复序列的值与PN码复序列的值，每当经过连续N个取样时钟周期，一条流水线才会得到一个相关结果。为了满足在每个取样时钟周期得到一个相关结果的要求，流水法需要有N条流水线并行工作。在同一个取样时钟周期里，每条流水线做乘法累加运算所需要的输入复序列，都是来自输入复序列的当前值，而所需要的PN码复序列，则依次错开一个取样时钟周期，这样一来，每条流水线的运算开始点和结束点依次相差1个取样时钟周期。把N条流水线作为一个整体，每个取样时钟周期就可以输出一个相关结果。因为每条流水线都只对输入复序列的当前取样时钟周期的取样数据进行运算，而不需要对它进行延迟，因此可以省掉并行法相关器所必须的对输入复序列的串并转换电路，也就省掉了实现串并转换电路所需要的大量寄存器。这样一来不需要同时获得最近输入的N个数据，因此不需要对输入复序列I_IN、Q_IN进行串并转换，与图3所示的并行相关法相比，节省了大量的硬件资源。假设相关长度N=512，数据字长是8位，并假设用移位寄存器实现串并转换，则共可节省512×8×2=8092个寄存器；对PN码复序列的处理，本发明提出的相关器虽然仍需要使用串并转换器件，但寄存器的使用数量由并行相关法的512×2减少到512×2/M,M是时分复用次数。可见，使用流水线方式的电路结构，将大大节省寄存器的用量。

同时，在时分相关单元中使用了时分复用技术，使本发明提出的相关器所需的流水线条数减少了，进而减小了乘法器、加法器等组合逻辑的硬件规模。由于每条流水线在一个取样时钟周期里的基本操作是做一次(复数)乘法运算(可由异或逻辑来实现)，并把结果加到累加器中，其运算时间是非常快的，比并行相关法的使用多级(当N=512=2⁹时，可多达9级)加法树的所需的时间少得多，因此可以比它使用更大的时分复用次数M。比如M=16甚至更高。此时所需要的组合逻辑的数量也随着时分复用次数的增加而成倍的减少。在本例中，共有512/M=32(当M=16时)个时分相关单元，每个时分相关单元使用1个复数乘法器、1个复数加法器。显然，时分相关单元加上多路选择器13所消耗的组合逻辑的数量是相当少的。

与并行相关器相比，这种流水线和时分复用方式的相关器增加了对RAM的需求。如在上例中，每个时分相关单元使用1个容量为M个字的RAM块，整个相关器共需要容量为N个字的RAM。在专用集成电路设计中，1位RAM占用的面积要比1位寄存器小许多，因此，本发明中使用RAM代替部分寄存器，减小了设计的规模。

将这个实施例与采用并行法实现的相关器装置进行对比，可见它显著地减少了硬件资源的消耗，有利于降低设计成本和功耗。

本发明同样适用于实数运算的情况，当输入数据和PN码为实数序列时，只要把I、Q双路处理改为单路处理，把复数运算改为实数运算即可。

Claims

1．一种相关器装置，包括2个串并转换器、求能量电路，其特征在于：还包括多路选择器及若干个时分相关单元；串并转换器接收PN码复序列并对该输入信号进行处理产生若干对输出序列，这若干对输出序列各自送入相应的时分相关单元，各时分相关单元对这些输出序列以及直接输入各时分相关单元的输入复序列进行处理，处理后的结果由多路选择器合并为一路，最后将这个合在一起的结果送入求能量电路求出所需要的相关能量。

2．如权利要求1所述的相关器装置，其特征在于：所述时分相关单元包括复数乘法器、加法器、双口RAM和寄存器，输入数据I_IN、Q_IN、PN_Ik、PN_Qk(k=1,2,…N/M)送入复数乘法器相乘，同时从双口RAM中读出上个取样时钟周期的累加中间值，加法器将该累加中间值与复数乘法器的输出相加，得到当前取样时钟周期的累加中间值，在结果稳定后再送入双口RAM中保存，最后用寄存器存储累加的最终结果。

3．如权利要求1所述的相关器装置，其特征在于：其电路结构采用流水线方式进行设计。

4．如权利要求1所述的相关器装置，其特征在于：所述时分相关单元采用了时分复用技术。