CN109697084B - 一个用于时分复用流水线处理器的快速访问存储器结构 - Google Patents

一个用于时分复用流水线处理器的快速访问存储器结构 Download PDF

Info

Publication number
CN109697084B
CN109697084B CN201710977323.XA CN201710977323A CN109697084B CN 109697084 B CN109697084 B CN 109697084B CN 201710977323 A CN201710977323 A CN 201710977323A CN 109697084 B CN109697084 B CN 109697084B
Authority
CN
China
Prior art keywords
memory
thread
different
memories
access memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710977323.XA
Other languages
English (en)
Other versions
CN109697084A (zh
Inventor
刘欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN201710977323.XA priority Critical patent/CN109697084B/zh
Publication of CN109697084A publication Critical patent/CN109697084A/zh
Application granted granted Critical
Publication of CN109697084B publication Critical patent/CN109697084B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking

Abstract

一个用于时分复用流水线处理器的快速访问存储器结构，特征为：处理器的指令由N个流水线时钟周期完成，流水线的各级流水部件在同一个时流水线钟周期执行不同线程的操作；所有复用该流水线的线程根据其切入流水线的时间规律，分成多个线程组，使每个线程组内的线程不会同时出现在流水线上，每个线程组的所有线程共享同一个或多个快速访问存储器，一个可行的存储实体是单端口的静态随机存储器(SP‑SRAM)。

Description

一个用于时分复用流水线处理器的快速访问存储器结构
技术领域
本发明涉及处理器结构领域，尤其是细粒度多线程的寄存器和内存的组织结构。
背景
在目前的细粒度多线程处理器，寄存器的实现一般通过使用固定容量的寄存器文件，本发明通过对线程按时间特性分组，可以让同组的线程共用一个快速访问存储器，接访问存储器不仅可以代替寄存器文件，还能提供更多功能，通过动态调整每个快速访问存储器的大小，实现对快速访问存储器容量与带宽最大化效率使用。
发明内容
一个用于时分复用流水线处理器的快速访问存储器结构，特征为：处理器的指令由N个流水线时钟周期完成，流水线的各级流水部件在同一个时流水线钟周期执行不同线程的操作；所有复用该流水线的线程根据其切入流水线的时间规律，分成多个线程组，使每个线程组内的线程不会同时出现在流水线上，每个线程组的所有线程共享同一个或多个快速访问存储器。
一个典型的分组方法为：由于处理器的流水级数为N，一个线程的一条指令需要N个流水时钟周期才能完成，所以任何线程的指令执行速度最大值为流水线时钟的N分之1，线程切入流水线的时刻的流水线时钟计数值除以N后的余数相同的线程不会同时出现在流水线上，所以它们对快速访问存储器的访问也永远不会同时出现。把这些永远不会同时出现在流水线上的线程归为一组，则它们可以共享一个或多个存储器存储器。
快速访问存储器最直接的应用为替代传统处理器的寄存器文件，处理器流水线部件可直接读写快速访问存储器，完成处理器寄存器的所有功能，线程可以访问其所属线程组连接的快速访问存储器的全部存储空间，所以其寄存器的数量是可以灵活分配的，在同一个线程组的线程彼此交换信息也非常直接快速。同时快速访问存储器的任意部分或全部存储空间可以只属于一个线程，也可以被多个线程共享，也可以是主内存地址空间的一个部分甚至全部。
通过提快速访问存储器读写时钟的方法，例如使快速访问存储器工作在2倍流水线时钟，可以提供更大的访问带宽给线程，使一个线程在一个流水线时钟内可以读写更多的数据，或者可以在一个流水线时钟内被2个线程组的线程使用，也可以被其他外设访问。
一般一个线程在流水线上不会在每个流水线部件都去访问快速访问存储器，所以不同的线程组也可以通过时分复用来共享一个快速访问存储器，在最好情况下，可以百分百利用快速访问存储器读写端口带宽。
不同线程组内的线程支持的指令集可以不相同，例如：简单功能线程组的线程支持的指令只需要访问3次寄存器，而一些复杂的线程组的线程需要访问8次寄存器，所以每个线程组的线程对寄存器的带宽需求并不相同，针对不同的带宽需求，可以给予不同的线程组对快速访问存储器访问的不同的带宽或时间片，必要时，可以由某个线程组独占一个或多个对快速访问存储器。
由于每个线程实际需要的寄存器并不相同，所以最终的快速访问存储器的容量也会不同，用若干个容量相同或不同的小存储器组合而成最终的快速访问存储器可以更加有效的利用存储器。
当所需要的寄存器容量小于可用子存储器容量时，还可以转用为线程临时信息存储区或者线程信息交换区或者缓存(cache)或者主内存或其他用途存储器。
在一般情况下下，单端口存储器的面积与功耗均优于多端口存储器，在本发明中，使用单端口存储器尤其是使用单端口的静态随机存储器(SRAM)可以在满足访问带宽的前提下节省电路面积。
附图说明
图1是快速访问存储器基本结构图
图2是快速访问存储器组间复用结构图
图3是快速访问存储器不平衡时分复用结构图
图4是快速访问存储器内部空间划分结构
图5是快速访问存储器组合结构图
图6是快速访问存储器基本时序图
图7是快速访问存储器组间复用时序图
图8是快速访问存储器不平衡时分复用时序图
具体实施方式
通常情况下，所公开的实施例在下面的说明中，给出了具体的细节，以便于透彻理解这些实施例。但是，本领域技术人员应当理解的是，这些实施例也可以不用这些具体细节来实现。尤其是关于流水线和存储器以及复用器等功能性部件，实施例中的方法只是为了说明意图而选用的特例技术，这些实施例可以选择其他公知方法。
第一实施例
图1说明处理器的快速访问存储器结构与工作形式，包含：
位于第1级流水线的取指1部件101，工作在流水线时钟；
位于第2级流水线的取指2部件102，工作在流水线时钟；
位于第3级流水线的译码1部件103，工作在流水线时钟；
位于第4级流水线的译码2部件104，工作在流水线时钟；
位于第5级流水线的执行1部件105，工作在流水线时钟；
位于第6级流水线的执行2部件106，工作在流水线时钟；
位于第7级流水线的写回1部件107，工作在流水线时钟；
位于第8级流水线的写回2部件108，工作在流水线时钟；
快速访问存储器0部件109是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线；
快速访问存储器1部件110是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线；
快速访问存储器2部件111是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线；
快速访问存储器3部件112是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线；
快速访问存储器4部件113是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线；
快速访问存储器5部件114是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线；
快速访问存储器6部件115是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线；
快速访问存储器7部件116是一个单端口静态随机存储器(SRAM)，工作在流水线时钟频率，通过复用选择器117连接到流水线。
该流水线在且只在位于第3级流水线的译码1部件103，位于第4级流水线的译码2部件104，位于第7级流水线的写回1部件107，位于第8级流水线的写回2部件108访问快速访问存储器。流水线部件通过当前运行的线程所属的线程组来定位具体的快速访问存储器，然后通过复用选择器117读写被选中的快速访问存储器。
图2是第一实施例所对应的时序图。对于快速访问存储器0部件109，其在流水线时钟上的工作时序为，第1周期空闲，第2周期空闲，第3周期被线程组0占用的访问，第4周期线程组0访问，第5周期空闲，第6周期空闲，第7周期被线程组0访问，第8周期线程组0访问。其余快速访问存储器同理如图。
第二实施例
图2说明处理器的快速访问存储器线程组间复用结构与工作形式，包含：
位于第1级流水线的取指1部件201，工作在流水线时钟；
位于第2级流水线的取指2部件202，工作在流水线时钟；
位于第3级流水线的译码1部件203，工作在流水线时钟；
位于第4级流水线的译码2部件204，工作在流水线时钟；
位于第5级流水线的执行1部件205，工作在流水线时钟；
位于第6级流水线的执行2部件206，工作在流水线时钟；
位于第7级流水线的写回1部件207，工作在流水线时钟；
位于第8级流水线的写回2部件208，工作在流水线时钟；
快速访问存储器0部件209是一个单端口存储器，工作在流水线时钟频率，通过复用选择器213连接到流水线；
快速访问存储器1部件210是一个单端口存储器，工作在流水线时钟频率，通过复用选择器213连接到流水线；
快速访问存储器2部件211是一个单端口存储器，工作在流水线时钟频率，通过复用选择器213连接到流水线；
快速访问存储器3部件212是一个单端口存储器，工作在流水线时钟频率，通过复用选择器213连接到流水线。
该流水线在且只在位于第3级流水线的译码1部件203，位于第4级流水线的译码2部件204，位于第7级流水线的写回1部件207，位于第8级流水线的写回2部件208访问快速访问存储器。流水线部件通过当前运行的线程所属的线程组来定位具体的快速访问存储器，然后通过复用选择器213读写被选中的快速访问存储器。流水线部件通过当前运行的线程所属的线程组来定位具体的快速访问存储器，然后通过复用选择器213读写被选中的快速访问存储器。
该实施例通过选择两个互不冲突的线程组，将同一个快速访问存储器时分复用给这两个寄存器组，使得快速访问存储器的带宽利用率达到100％。
图7是第二实施例所对应的时序图。对于快速访问存储器0部件109，其在流水线时钟上的工作状态为，第1周期被线程组2访问，第2周期被线程组2访问，第3周期被线程组0访问，第4周期线程组0访问，第5周期被线程组2访问，第6周期被线程组2访问，第7周期被线程组0访问，第8周期线程组0访问。其余快速访问存储器同理如图。在本实施例中，快速访问存储器带宽已经全部耗尽，但是通过将快速访问存储器的读写时钟加倍的方法，将有更多的带宽可以开发，这些访问能力可以用于其他外设使用，此外，还可以作为普通系统内存空间开放给所有线程组访问。
第三实施例
图3说明处理器的快速访问存储器线程组间不平衡时分复用结构，包含：
位于第1级流水线的取指1部件301，工作在流水线时钟；
位于第2级流水线的取指2部件302，工作在流水线时钟；
位于第3级流水线的译码1部件303，工作在流水线时钟；
位于第4级流水线的译码2部件304，工作在流水线时钟；
位于第5级流水线的执行1部件305，工作在流水线时钟；
位于第6级流水线的执行2部件306，工作在流水线时钟；
位于第7级流水线的写回1部件307，工作在流水线时钟；
位于第8级流水线的写回2部件308，工作在流水线时钟；
快速访问存储器0部件309是一个单端口存储器，工作在流水线时钟频率，通过复用选择器313连接到流水线；
快速访问存储器1部件310是一个单端口存储器，工作在流水线时钟频率，通过复用选择器313连接到流水线；
快速访问存储器2部件311是一个单端口存储器，工作在流水线时钟频率，通过复用选择器313连接到流水线；
快速访问存储器3部件312是一个单端口存储器，工作在流水线时钟频率，通过复用选择器313连接到流水线。
由于各个线程组支持的指令集不同，对于线程组2的线程，流水线可以在位于第3级流水线的译码1部件303，位于第4级流水线的译码2部件304，位于第5流水线的执行1部件305，位于第7级流水线的写回1部件307，位于第8级流水线的写回2部件308访问快速访问存储器。对于线程组4线程，流水线只在位于第3级流水线的译码1部件303，位于第4级流水线的译码2部件304，位于第8级流水线的写回2部件308访问快速访问存储器。对于其余线程组则只在位于第3级流水线的译码1部件303，位于第4级流水线的译码2部件304，位于第7级流水线的写回1部件307，位于第8级流水线的写回2部件308访问快速访问存储器。流水线部件通过当前运行的线程所属的线程组来定位具体的快速访问存储器，然后通过复用选择器213读写被选中的快速访问存储器。
图8是第二实施例所对应的时序图。对于快速访问存储器2部件311，其在流水线时钟上的工作状态为，第1周期被线程组2访问，第2周期被线程组2访问，第3周期被线程组2访问，第4周期线程组4访问，第5周期被线程组2访问，第6周期被线程组2访问，第7周期被线程组4访问，第8周期线程组2访问。
对于快速访问存储器0部件309，其在流水线时钟上的工作状态为，第1周期被线程组6访问，第2周期被线程组6访问，第3周期被线程组0访问，第4周期线程组0访问，第5周期被线程组6访问，第6周期被线程组6访问，第7周期被线程组0访问，第8周期线程组0访问。其余快速访问存储器同理如图。
第四实施例
图4说明处理器的快速访问存储器内部空间划分。
快速访问存储器0部件401，存储器容量512字节，根据需要依顺序划分为，线程0专用32字节线程1专用64字节，线程0专用32字节，线程1专用64字节，所有线程共享128字节，主内存128字节，线程2专用64字节。该快速访问存储器具有供其余线程组访问的外部带宽，位于此快速访问存储器内的主内存128字节可以被所有线程访问该内存空间。
快速访问存储器1部件402，存储器容量32字节，根据需要依顺序划分为，线程3专用32字节。
快速访问存储器2部件403，存储器容量64字节，根据需要依顺序划分为，线程4专用32字节，线程5专用32字节。
快速访问存储器3部件404，存储器容量128字节，根据需要依顺序划分为，线程6专用32字节，线程7专用32字节，线程6线程7共享48字节，主内存16字节。该快速访问存储器不具有供其余线程组访问的外部带宽，位于此快速访问存储器内的主内存16字节只能被分配给此快速访问存储器的线程组内的线程访问，其余线程无法访问该内存空间，这样可以起到保护该内存数据的作用。
需要注意的是，线程组内的线程可以访问的其分配的该快速访问存储器的全部空间，即使该空间并未分配给该线程，所以线程所拥有的空间只属于逻辑范畴内的专有与共享，物理上并不受限，因此一个具体线程的寄存器在该处理器上只是一组可存储于快速访问存储器任意位置的数据。
第五实施例
图5是快速访问存储器组合结构图。快速访问存储器在这时只是一个虚拟概念存储器，其实体并不具体存在，而是根据需要由具体的物理存储器组合而成。
快速访问存储器0部件501是由一个1K字节单端口存储器，一个2K字节单端口存储器，一个4K字节单端口存储器组合而成的7K字节逻辑存储器。
快速访问存储器1部件502是由一个1K字节单端口存储器，一个2K字节单端口存储器组合而成的3K字节逻辑存储器。
快速访问存储器2部件503是由一个1K字节单端口存储器和另一个1K字节单端口存储器组合而成的2K字节逻辑存储器。
快速访问存储器3部件504是由一个2K字节单端口存储器直接生成的的2K字节逻辑存储器。
所有的实体存储器都连接到复用选择器505，通过复用选择器505连接到流水线，因此每个快速访问存储器都是可以通过动态调整复用选择器505的数据通路从而动态配置容量的
对所公开实施方式的先前的说明以使得任何所属技术领域的专业人员可以实施或者使用本发明。对本领域的技术人员而言可以很容易的对这些实施方式进行各种修改，并且在不脱离本发明的精神上、或者范围的情况下可以将在此定义的通用原理应用于其他实施方式。因此，并非意在将本发明限于在此显示的实施方式，而是应当同符合在此公开的原理和非常规设计的最宽范围相一致。

Claims (59)

1.一个用于时分复用流水线处理器的快速访问存储器使用方法，特征为：处理器使用一个N级流水线，流水线的各级流水部件在同一个流水线时钟周期执行不同线程的操作；所有复用该流水线的线程根据其切入流水线的时间规律，分成多个线程组，每个线程组内的线程不会同时出现在流水线上，每个线程组内的所有线程共享同一个或多个快速访问存储器。
2.如权利要求1所述方法，还包括：快速访问存储器的时钟周期与流水线时钟周期相同或者是流水线时钟周期的整数倍。
3.如权利要求1所述方法，还包括：快速访问存储器的任意部分存储空间或全部存储空间可以只属于一个线程，也可以被多个线程共享，也可以属于主内存的一部分。
4.如权利要求2所述方法，还包括：快速访问存储器的任意部分存储空间或全部存储空间可以只属于一个线程，也可以被多个线程共享，也可以属于主内存的一部分。
5.如权利要求1所述方法，还包括：线程可以访问其所属线程组所分配的快速访问存储器的部分存储空间，也可以访问其所属线程组所分配的快速访问存储器的全部存储空间。
6.如权利要求2所述方法，还包括：线程可以访问其所属线程组所分配的快速访问存储器的部分存储空间，也可以访问其所属线程组所分配的快速访问存储器的全部存储空间。
7.如权利要求3所述方法，还包括：线程可以访问其所属线程组所分配的快速访问存储器的部分存储空间，也可以访问其所属线程组所分配的快速访问存储器的全部存储空间。
8.如权利要求4所述方法，还包括：线程可以访问其所属线程组所分配的快速访问存储器的部分存储空间，也可以访问其所属线程组所分配的快速访问存储器的全部存储空间。
9.如权利要求1所述方法，还包括：线程切入流水线的时间规律为其切入流水线时的流水线时钟计数值除以N后的余数相同。
10.如权利要求2所述方法，还包括：线程切入流水线的时间规律为其切入流水线时的流水线时钟计数值除以N后的余数相同。
11.如权利要求3所述方法，还包括：线程切入流水线的时间规律为其切入流水线时的流水线时钟计数值除以N后的余数相同。
12.如权利要求4所述方法，还包括：线程切入流水线的时间规律为其切入流水线时的流水线时钟计数值除以N后的余数相同。
13.如权利要求1所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
14.如权利要求2所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
15.如权利要求3所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
16.如权利要求4所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
17.如权利要求5所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
18.如权利要求6所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
19.如权利要求7所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
20.如权利要求8所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
21.如权利要求12所述方法，还包括：快速访问存储器的存储实体是单端口的静态随机存储器(SP-SRAM)。
22.如权利要求1所述方法，不同线程组的线程通过时分复用的方法共享快速访问存储器。
23.如权利要求2所述方法，不同线程组的线程通过时分复用的方法共享快速访问存储器。
24.如权利要求3所述方法，不同线程组的线程通过时分复用的方法共享快速访问存储器。
25.如权利要求4所述方法，不同线程组的线程通过时分复用的方法共享快速访问存储器。
26.如权利要求5所述方法，不同线程组的线程通过时分复用的方法共享快速访问存储器。
27.如权利要求8所述方法，不同线程组的线程通过时分复用的方法共享快速访问存储器。
28.如权利要求12所述方法，不同线程组的线程通过时分复用的方法共享快速访问存储器。
29.如权利要求22所述方法，还包括：不同线程组的线程对快速访问存储器时分复用时的访问时间片数量可以相同也可以不同。
30.如权利要求23所述方法，还包括：不同线程组的线程对快速访问存储器时分复用时的访问时间片数量可以相同也可以不同。
31.如权利要求24所述方法，还包括：不同线程组的线程对快速访问存储器时分复用时的访问时间片数量可以相同也可以不同。
32.如权利要求25所述方法，还包括：不同线程组的线程对快速访问存储器时分复用时的访问时间片数量可以相同也可以不同。
33.如权利要求26所述方法，还包括：不同线程组的线程对快速访问存储器时分复用时的访问时间片数量可以相同也可以不同。
34.如权利要求27所述方法，还包括：不同线程组的线程对快速访问存储器时分复用时的访问时间片数量可以相同也可以不同。
35.如权利要求28所述方法，还包括：不同线程组的线程对快速访问存储器时分复用时的访问时间片数量可以相同也可以不同。
36.如权利要求1所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
37.如权利要求2所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
38.如权利要求3所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
39.如权利要求4所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
40.如权利要求8所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
41.如权利要求12所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
42.如权利要求28所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
43.如权利要求30所述方法，还包括：快速访问存储器可以根据实际容量需要，用多个容量相同或不同的子存储器组合而成,不同的快速访问存储器的容量可以相同也可以不同。
44.如权利要求1所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
45.如权利要求2所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
46.如权利要求3所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
47.如权利要求4所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
48.如权利要求5所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
49.如权利要求6所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
50.如权利要求7所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
51.如权利要求8所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
52.如权利要求22所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
53.如权利要求23所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
54.如权利要求24所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
55.如权利要求25所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
56.如权利要求26所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
57.如权利要求27所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
58.如权利要求28所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
59.如权利要求30所述方法，还包括：用于组合快速访问存储器的实体存储器超过实际需要的时候，还可以转用为线程临时信息存储器或者线程信息交换存储器或者缓存(cache)或者主内存或其他用途存储器。
CN201710977323.XA 2017-10-22 2017-10-22 一个用于时分复用流水线处理器的快速访问存储器结构 Active CN109697084B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710977323.XA CN109697084B (zh) 2017-10-22 2017-10-22 一个用于时分复用流水线处理器的快速访问存储器结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710977323.XA CN109697084B (zh) 2017-10-22 2017-10-22 一个用于时分复用流水线处理器的快速访问存储器结构

Publications (2)

Publication Number Publication Date
CN109697084A CN109697084A (zh) 2019-04-30
CN109697084B true CN109697084B (zh) 2021-04-09

Family

ID=66225026

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710977323.XA Active CN109697084B (zh) 2017-10-22 2017-10-22 一个用于时分复用流水线处理器的快速访问存储器结构

Country Status (1)

Country Link
CN (1) CN109697084B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1323105A (zh) * 2001-03-19 2001-11-21 深圳市中兴集成电路设计有限责任公司 一种相关器装置
CN1426553A (zh) * 2000-01-21 2003-06-25 英特尔公司 用于暂停处理器中执行过程的方法和装置
CN1842769A (zh) * 2003-08-28 2006-10-04 美普思科技有限公司 用于在多线程微处理器中对并行指令流进行初始化的指令
CN101322111A (zh) * 2005-04-07 2008-12-10 杉桥技术公司 每个线程具有多个并发流水线的多线程处理器
CN102369508A (zh) * 2008-09-04 2012-03-07 新思公司 电子系统中的暂时辅助资源共享

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551617B2 (en) * 2005-02-08 2009-06-23 Cisco Technology, Inc. Multi-threaded packet processing architecture with global packet memory, packet recirculation, and coprocessor
US8095932B2 (en) * 2007-08-14 2012-01-10 Intel Corporation Providing quality of service via thread priority in a hyper-threaded microprocessor
US8832712B2 (en) * 2009-09-09 2014-09-09 Ati Technologies Ulc System and method for synchronizing threads using shared memory having different buffer portions for local and remote cores in a multi-processor system
GB201001621D0 (en) * 2010-02-01 2010-03-17 Univ Catholique Louvain A tile-based processor architecture model for high efficiency embedded homogenous multicore platforms
US20140331014A1 (en) * 2013-05-01 2014-11-06 Silicon Graphics International Corp. Scalable Matrix Multiplication in a Shared Memory System
CN104391676B (zh) * 2014-11-10 2017-11-10 中国航天科技集团公司第九研究院第七七一研究所 一种低成本高带宽的微处理器取指方法及其取指结构
GB2539958B (en) * 2015-07-03 2019-09-25 Advanced Risc Mach Ltd Data processing systems
CN105183701B (zh) * 2015-09-06 2018-06-26 北京北方烽火科技有限公司 1536点fft处理方式及相关设备

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1426553A (zh) * 2000-01-21 2003-06-25 英特尔公司 用于暂停处理器中执行过程的方法和装置
CN1323105A (zh) * 2001-03-19 2001-11-21 深圳市中兴集成电路设计有限责任公司 一种相关器装置
CN1842769A (zh) * 2003-08-28 2006-10-04 美普思科技有限公司 用于在多线程微处理器中对并行指令流进行初始化的指令
CN101322111A (zh) * 2005-04-07 2008-12-10 杉桥技术公司 每个线程具有多个并发流水线的多线程处理器
CN102369508A (zh) * 2008-09-04 2012-03-07 新思公司 电子系统中的暂时辅助资源共享

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
时分交换的新型FPGA互连结构研究;余慧;《中国优秀硕士学位论文全文数据库 信息科技辑》;20130215;I135-11 *

Also Published As

Publication number Publication date
CN109697084A (zh) 2019-04-30

Similar Documents

Publication Publication Date Title
US10860326B2 (en) Multi-threaded instruction buffer design
US9262164B2 (en) Processor-cache system and method
KR102526619B1 (ko) 지속적인 컴퓨팅을 위한 저 전력 및 저 대기시간 gpu 코프로세서
US6925643B2 (en) Method and apparatus for thread-based memory access in a multithreaded processor
US9262174B2 (en) Dynamic bank mode addressing for memory access
KR101275698B1 (ko) 데이터 처리 방법 및 장치
US9158683B2 (en) Multiport memory emulation using single-port memory devices
US10678541B2 (en) Processors having fully-connected interconnects shared by vector conflict instructions and permute instructions
JP4699781B2 (ja) 半導体メモリ装置及びその駆動方法
WO2004034209A2 (en) Method and apparatus for register file port reduction in a multithreaded processor
CN102279818B (zh) 支持有限共享的向量数据访存控制方法及向量存储器
US8862835B2 (en) Multi-port register file with an input pipelined architecture and asynchronous read data forwarding
JP2010538390A (ja) プロセッサの非常にアソシエティビティの高いキャッシュメモリ用のセカンドチャンス置換機構
CN116324744A (zh) 具有多个命令子队列和对应的仲裁器的存储器控制器
Li et al. Elastic-cache: GPU cache architecture for efficient fine-and coarse-grained cache-line management
CN109697084B (zh) 一个用于时分复用流水线处理器的快速访问存储器结构
CN103186502A (zh) 用于共享处理器过程上下文的寄存器堆组织
US7181575B2 (en) Instruction cache using single-ported memories
JP2022143544A (ja) 演算処理装置
TW201824270A (zh) 積體電路
CN115599443A (zh) 一种处理器的指令或数据功能存储器
CN113127066A (zh) 一个用于时分复用流水线处理器的指令或数据功能存储器的方法
Lee et al. A low-power VLSI architecture for a shared-memory FFT processor with a mixed-radix algorithm and a simple memory control scheme
Cao et al. Memory design for selective error protection
Tanskanen et al. Parallel memory architecture for TTA processor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant