JP2007189356A - バーストビット同期回路 - Google Patents

Abstract

【課題】バーストデータを伝送する通信装置に使用されるバーストビット同期回路において、どのようなプリアンブルのデータパターンに対しても、好適なサンプリング位相を選択することができるようにしたい。
【解決手段】バーストデータの中の連続する２つの変化点に挟まれた部分のパターンに対して、前記連続する２つの変化点の中心以外の位相に最適なサンプリング位相を選択する。
【効果】前記連続する２つの変化点がどのように選ばれたとしても、選択された位相が、バーストデータの変化点に近接するおそれがなくなる。従って、常に最適なサンプリング位相を決定することができ、ビットエラーのない正しいバーストデータを取り込むことができるようになる。
【選択図】図５

Description

本発明は、バーストデータを伝送する通信装置等に使用されるバーストビット同期回路に関するものである。このバーストビット同期回路は、特に、ＰＯＮシステムやＧＥ−ＰＯＮシステムなどの光通信システムで好適に使用される。

局側端局装置ＯＬＴ（Optical Line Terminal：光加入者線局側端局装置）と、複数の子局ＯＮＵ（Optical Network Unit：光加入者線終端装置）との間を、光ファイバ通信ネットワークを介して、双方向通信する光通信システムがある。この光通信システムにおいて、局側端局装置ＯＬＴと各子局ＯＮＵとの間を、それぞれ１本の光ファイバで放射状に結ぶ（Single Star）構成を有する光ファイバ通信ネットワークが構築，実用化されている。このネットワークの構成では、システムや通信機器などの構成は簡単になるが、１つの子局ＯＮＵが、一本の光ファイバを占有しており、局側端局装置ＯＬＴにこの光ファイバを直接配線接続しなければならない。よって、子局ＯＮＵがＮ局あれば、局側端局装置ＯＬＴから直接配線接続される光ファイバがＮ本必要となり、光通信システムの低価格化を図るのが困難である。

一方、局側端局装置ＯＬＴから配線接続される１本の光ファイバを、複数の子局ＯＮＵで共有する光通信システムとしてのＰＯＮ（Passive Optical Network）システムが実用化されている。このＰＯＮシステムは、ＦＴＴＨ（Fiber To The Home）やＦＴＴＢ（Fiber To The Building）などのＦＴＴｘに適用されている低価格の光加入者用アクセス方式の１つである。

このＰＯＮシステムでは、特に外部からの電源供給を必要とせずに受動的に入力された信号を分岐・多重する受動型光分岐器（以下、単に「光カプラ」ともいう）と、局側端局装置ＯＬＴとが、伝搬モードを単一とするシングルモードファイバ（Single Mode Fiber）などの光ファイバを介して接続されている。
１つの光通信システムには、子局ＯＮＵは通常、複数あり、光カプラで分岐された光ファイバが、子局ＯＮＵの数に合わせて備えられている。

局側端局装置ＯＬＴとＮ局の子局ＯＮＵとは、光ファイバ及び光カプラを介して接続された１対Ｎの伝送を基本としている。これにより、１つの局側端局装置ＯＬＴに対して、多くの子局ＯＮＵを割り当てることができ、全体的な設備コストを抑えることができる。
このようなＰＯＮシステムを初めとする光通信システムでは、高速データ伝送のため、多数の０と１とを含むひとかたまりの信号（バースト信号という）を局側端局装置ＯＬＴと子局ＯＮＵとの間で伝送している。

これにより、子局ＯＮＵ３及び局側端局装置ＯＬＴ２において、ＮＲＺ（Non Return to Zero：非ゼロ復帰記録方式）の方形信号を伝送することができる。
バースト信号は、通常、１個だけ独立して伝送されることもあり、時間を空けて断続的に伝送されることもある。１つだけ伝送される場合は、受信する局側端局装置ＯＬＴ及び子局において、１つのバースト信号内でビット同期をとらなければならない。また、複数のバースト信号が伝送される場合は、異なる子局ＯＮＵから送信される場合はもちろん、同一の子局ＯＮＵから送信される場合でも互いに同期がとれていない。したがって、この場合でも、受信する局側端局装置ＯＬＴ及び子局において、１つ１つのバースト信号内でビット同期をとらなければならない。

このバースト信号の同期は、次のような方法で行われている。
図８は、従来の局側端局装置ＯＬＴ内に備わるバーストビット同期回路１１０を示す図である。このバーストビット同期回路１１０は、子局ＯＮＵ（図示せず）から送られてくるバーストデータの同期をとる回路である。
バーストビット同期回路１１０は、データ多相サンプリング部１１１と、ビット境界検出部１１２と、サンプリング位相選択部１１３と、データ選択部１１４とを備えている。

まず、子局ＯＮＵから送られてくる入力データとしてのバーストデータは、バーストビット同期回路１１０内のデータ多相サンプリング部１１１に送られる。
データ多相サンプリング部１１１では、局側端局装置ＯＬＴの参照クロック信号に基づいて、バーストデータから１ビット時間内をＮ個に細分化したＮ相（図８では、Ｎ＝８）のサンプリング・データを生成する。

このＮ相に細分化されたサンプリング・データの例を図９(A)(B)に示す。
これらのＮ相のサンプリング・データは、ビット境界検出部１１２とデータ選択部１１４とに送られる。
ビット境界検出部１１２は、Ｎ相のサンプリング・データの中から、クロック信号に基づいた所定のタイミングにおいて、ビット値が変化したサンプリング・データが何相目かを検出する。例えば、クロック信号の所定のタイミングにおける８相のサンプリング・データの特定のタイミングにおける０相目から７相目までの検出値が"00000111"となったとき、４相目"0"から５相目"1"において、入力データのビット値が"0"から"1"に変化している。この変化した位置を立ち上がりエッジとして検出する。同様に、入力データのビット値が"1"から"0"に変化している場合は、この位相を、立ち下がりエッジとして検出する。

このようにして、ビット境界検出部１１２は、立ち上がりエッジ・立ち下がりエッジを検出する。そして、ビット境界検出部１１２は、サンプリング位相選択部１１３に、ビット境界情報として、立ち上がりエッジ・立ち下がりエッジの情報を送る。
そして、サンプリング位相選択部１１３は、バーストデータをサンプリングするのに最も適した位相を選択するため、データ選択部１１４に、サンプリングするのに好適であると推測される位相を示す情報として、位相選択信号"φｘ_Ｙ"を送る。

この位相選択信号"φｘ_Ｙ"の"Ｙ"とは、バーストデータから１ビット時間内をＮ個に細分化したＮ相のサンプリング・データのうち、Ｙ相目のサンプリング・データのことを示している。また、位相選択信号"φｘ_Ｙ"の"ｘ"とは、各ビット時間の出現順序を示している。
データ選択部１１４は、データ多相サンプリング部１１１から送られてくるＮ相のサンプリング・データのうち、位相選択信号"φｘ_Ｙ"に対応するＹ相目のサンプリング・データを選択し、バーストビット同期回路１１０に接続された後段の回路へ送る。
特開平９−８３５００号公報 特開平９−１６２８５３号公報

従来のバーストビット同期回路では、バーストデータのプリアンブル部が"1"を表すビットと"0"を表すビットとが繰り返された"10101010 10101010"であるものとして設計されている場合（図９(A)参照）は、サンプリング位相"φｘ_Ｙ"を立ち上がりエッジと立ち下がりエッジとの中間位置に設定することで、正確なデータのサンプリングができていた。これは、バーストデータの１ビットの両端に近づくにつれて、波形が乱れやすくなるため、なるべくビットの中央の部分が綺麗な波形情報が得られると考えられるからである。
ところが、入力されるバーストデータのプリアンブル部のデータパターンとして、"11001100"のように、"1"又は"0"が２ビット以上連続する部分を含む場合がある（図９（Ｂ）参照）。

前記従来のバーストビット同期回路では、このとき、立ち上がりエッジとしてφ0_5が選択され、立ち下がりエッジとしてφ2_5が選択される。これにより、従来の方法では、位相選択信号として選択されるエッジの中間位置としては、φ1_5が選択される、データ選択部では５相目のサンプルデータが選択され後段の回路に送られることになる。
よって、前記中間位置として選択された位相φ1_5に対応する５相目のサンプルデータは、φ0_5やφ2_5のようにバーストデータの変化点と近接するため、入力されるバーストデータにジッタやデューティのひずみがあると、後段の回路に送られる出力データにビットエラーが頻発してしまう。

すなわち、立ち上がりエッジと立ち下がりエッジとの中間地点とをサンプリング位相とすることは、必ずしも、良好なサンプリング位相を選択したこととはならない。
そこで、どのような"1"又は"0"が２ビット以上連続する部分を含むプリアンブルのデータパターンに対しても、好適なサンプリング位相を選択することができれば、好適である。

そこで、本発明は、バーストデータを伝送する通信装置に使用され、バーストデータに対して、正しくサンプリング位相を設定し、データを取り込むことのできるバーストビット同期回路を提供することを目的とする。
また、本発明は、バーストデータを伝送する通信装置に使用され、バーストデータのプリアンブルのパターンが、"1"と"0"で構成され、かつ、"0"又は"1"が２ビット以上連続する部分を含むパターンに対して、ビットエラーの少ないサンプリング位相を選択し、データを取り込むことのできるバーストビット同期回路を提供することを目的とする。

上記の目的を達成するための本発明のバーストビット同期回路は、受信したバーストデータを多相サンプリングする多相サンプリング手段と、前記多相サンプリング手段によって多相サンプリングされたバーストデータの変化点を抽出する抽出手段と、前記バーストデータの連続する２つの変化点に挟まれた部分のパターンに対して、前記連続する２つの変化点の中心以外の位相に、最適なサンプリング位相を選択する選択手段と、その選択された最適なサンプリング位相を用いて前記バーストデータをサンプリングして出力する出力手段とを有するものである。

この構成によれば、前記バーストデータの連続する２つの変化点に挟まれた部分の"1"と"0"とで構成され、かつ、"0"又は"1"が２ビット以上連続する部分を含むパターンに対して、前記連続する２つの変化点の中心以外の位相に最適なサンプリング位相を選択するので、選択された位相が、バーストデータの変化点に近接するおそれがなくなる。従って、常に良好なサンプリング位相を決定することができ、ビットエラーのない少ない正しいバーストデータを取り込むことがデータを後段の回路に送ることができるようになる。

前記バーストデータの連続する２つの変化点に挟まれた部分は、一定の値がＮ（Ｎ≧２）ビット連続する部分であって、前記選択手段は、前記連続する２つの変化点の中心位置から、ほぼ（Ｎ−１）ｋΔφ／２（ただしｋΔφは１ビットに相当する位相を表す）だけ離れた位置を最適なサンプリング点として選択するものであってもよい。
この場合、１ビットのほぼ中間の点がサンプリング点として選択されることになる。すなわちビットの両境界点から最も離れた点をサンプリング点とすることができる。したがって、バーストデータの変化点がどのように選ばれたとしても、最も安定した位相点でバーストデータを取り込むことができる。

本発明のバーストビット同期回路は、前記構成に加えて、前記バーストデータの少なくとも一部を構成するデータパターンを記憶する記憶手段をさらに有し、前記受信されたバーストデータのパターンを、前記記憶手段により記憶されたデータパターンに対応付けし、対応付けされたデータパターンが所定のパターンを表しているときに、そのパターンに対して前記バーストデータの変化点を抽出するものであることが望ましい。

この構成は、バーストデータが、記憶された所定のパターンに合致するときに、サンプリング位相を決定する。サンプリング位相は、一度決定されれば、そのバーストデータが続く間、同一位相の点でサンプリングを繰り返すことになる。したがって、バーストデータが、記憶された所定のパターンに合致するときに、サンプリング位相を一度決定しておけば、その位相を用いてサンプリングを繰り返すことができる。

前記バーストデータの少なくとも一部とは、例えば、データのヘッダ部分である。
前記所定のパターンは、"1"と"0"とで構成されたパターンであって、"0" が２ビット以上連続する部分を含むパターン、又は"1"が２ビット以上連続する部分を含むパターンである。このような場合、前記連続する２つの変化点は、連続して"1" 又は"0"が続く偶数個のビットの両端となってしまう。したがって、前記連続する２つの変化点の中心を避けてサンプリング位相を選ぶことにより、サンプリング位相が２つのビットの境界に対応するものとなるおそれはなくなる。

また、本発明において、前記連続する２つの変化点の間に６ビット以上同一のビット値が続く場合には、ビット長を５ビットとして最適位相の選択を行ってもよい。
ビット長を５ビットとして最適位相の選択を行うことで、回路構成を簡素化できる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、局側端局装置ＯＬＴと複数の子局ＯＮＵとを、光ファイバで接続した光通信システム１の構成例を示す概略図である。
光通信システム１は、制御局側局舎に備えられる局側端局装置ＯＬＴ２と、複数の加入者宅に備えられる子局ＯＮＵ３と、局側端局装置ＯＬＴ２に接続された幹線光ファイバ４ａ及び各子局ＯＮＵ３に接続された支線光ファイバ４ｂ（以下、総称するときは「光ファイバ４」という）と、幹線光ファイバ４ａと複数の支線光ファイバ４ｂとを接続するための光カプラ５とを備えている。

子局ＯＮＵ３は、光ネットワークサービスを享受するための装置であり、加入者宅内に設置されている。子局ＯＮＵ３は、パーソナルコンピュータ（以下、単にＰＣという）９などの端末装置に接続される。
光カプラ５は、外部からの電源供給を特に必要とせず、一方に接続された光ファイバ４から入力される信号を、受動的に分岐・多重化して、他方に接続された光ファイバ４に出力することができるスターカプラで形成されている。これにより、１つの局側端局装置ＯＬＴ２に対して、多くの子局ＯＮＵ３を割り当てることができ、全体的な設備コストを抑えることができる。

局側端局装置ＯＬＴ２及び子局ＯＮＵ３を含むこの光通信システム１は、例えば、ギガビットイーサネット（登録商標）（Gigabit Ethernet）技術を取り込み、光ファイバを用いた１．２５Ｇｂｐｓの通信速度のアクセス区間通信を実現するＧＥ−ＰＯＮ（Gigabit Ethernet-Passive Optical Network）システムを採用している。
このＧＥ−ＰＯＮシステムに従えば、局側端局装置ＯＬＴ２と子局ＯＮＵ３とは、可変長なフレームを単位として、相互の通信を行う。このフレームは、サンプリング・データを含むプリアンブル部と、６４バイト以上のデータ部とを有している。データの最大サイズは、一般に１５３０バイト程度である。

以下、子局ＯＮＵ３と局側端局装置ＯＬＴ２との信号の、下り方向と上り方向との信号の送受信手順を説明する。
まず、インターネット網などの上位のネットワークから子局ＯＮＵ３へ向けて送られる下り方向の信号の流れを説明する。
インターネット網から信号を受け取った局側端局装置ＯＬＴ２において、中継されるべき論理リンクを特定するために、所定のブリッジ処理が行われる。このとき、局側端局装置ＯＬＴ２は、フレーム信号に、論理リンク識別子を含むプリアンブルやＧＥ−ＰＯＮヘッダなどの情報を付加する。そして、局側端局装置ＯＬＴ２で光信号に変換されて、幹線光ファイバ４ａに送られる。

幹線光ファイバ４ａに送られた光信号は、光カプラ５で分岐され、各支線光ファイバ４ｂを介して、各子局ＯＮＵ３に送られる。このとき、当該論理リンクを含んでいる子局ＯＮＵ３のみが、所定の光信号を取り込むことができる。そして、当該フレーム信号を取り込んだ子局ＯＮＵ３は、宅内ネットワークインタフェースを中継し、ＰＣ９などの端末装置にデータを送る。

次に、各子局ＯＮＵ３からインターネット網などの上位のネットワークへ向けて送られる上り方向の信号の流れを説明する。
各ＰＣ９からのデータは、各子局ＯＮＵ３を介して、バーストデータに生成される。これらのバーストデータは各支線光ファイバ４を介して送信されており、子局ＯＮＵ３ａからのバーストデータ６ａと、子局ＯＮＵ３ｂからのバーストデータ６ｂと、子局ＯＮＵ３ｃからのバーストデータ６ｃとが含まれている。そして、光カプラ５を介して、幹線光ファイバ４ａ上をそれぞれのバーストデータが、多重化されて送られる。

このとき、これらのバーストデータは、互いに時間的に競合しないように送信されるよう、制御を受けている。この制御は、局側端局装置ＯＬＴ２から各子局ＯＮＵ３へデータを送信するとき、各子局ＯＮＵ３に対して、上り光信号を送信してもよい期間ウインドウ（以下、単にウインドウともいう）が割り当てられ、制御フレームとして通知されることで行われる。したがって、同一の光通信システム１において、各子局ＯＮＵ３から送られる上り光信号は、競合を回避することができる。

このようにして、子局ＯＮＵ３と局側端局装置ＯＬＴ２との相互の通信が行われる。そして、局側端局装置ＯＬＴ２と光カプラ５とを接続する１本の幹線光ファイバ４ａを複数の子局ＯＮＵ３で共有しており、各子局ＯＮＵ３に、後述する時分割多重方式で通信を行うバースト伝送が行われる。
図２は、時分割方式を用いて、各子局ＯＮＵ３から光ファイバ４を介して局側端局装置ＯＬＴ２へ送られる、上り光フレーム信号のバースト伝送を示す模式図である。

上り光フレーム信号は、上述のとおり、子局ＯＮＵ３ａからのバーストデータ６ａと、子局ＯＮＵ３ｂからのバーストデータ６ｂと、子局ＯＮＵ３ｃからのバーストデータ６ｃとが互いに時間的に競合しないように、ウィンドウによる制御を受けて、送信されている。
各子局ＯＮＵ３からのバーストデータに含まれる信号は、デリミタ（図示せず）を含むプリアンブル部ＰＡ（以下、単にＰＡともいう）と、複数のフレームやセルが含まれたデータ部ＩＮＦＯなどの信号とを含んでいる。

ＰＡは、局側端局装置ＯＬＴ２内に備わる後述のバーストビット同期回路（図３の符号１０）のビット同期確立のために用いられている。ＰＡのパターンは、ＩＴＵ（International Telecommunications Union；国際電気通信連合）で標準化されたＧＰＯＮ(G984.1)では、局側端局装置ＯＬＴ２から送信されるUpstream Overhead Messageにより、同一の光通信システム内にある各子局ＯＮＵ３に通知される。これにより、各子局ＯＮＵ３は、局側端局装置ＯＬＴ２から通知されたＰＡのパターンを用いて、局側端局装置ＯＬＴ２に向けてバースト伝送を行う。一方、ＩＥＥＥ(Institute of Electrical and Electronic Engineers；米国電気電子学会)で標準化されたＥＰＯＮ(IEEE802.3ah)では、PAパターンは２０ビットの固定パターンとなっている。

ところで、ＰＡのパターンは、規格によって相違がある。
例えば、従来のＰＡのパターンは、"0"と"1"とが繰り返されたパターン"10101010 10101010"であった。
一方、ＩＥＥＥで標準化されたＥＰＯＮ（Ethernet Passive Optical Network；IEEE802.3ah規格）で規定されたＰＡのパターンは、固定の２０ビットパターン"0011111010 1001000101"となっている。

従来のバーストビット同期回路では、ＰＡが"0"と"1"とが繰り返されたパターンとなるときを想定したものであって、各ビットのサンプリング位相を、［背景技術］の欄で説明したように、立ち上がりエッジと立ち下がりエッジとの中間位置に設定することで、良好なサンプリング・データを選択することができていた。
しかし、上述のように同じビットが複数連続しているようなときには、立ち上がりエッジや立ち下がりエッジを示す変化点の中間位置をとると、それがビットの変わり目に相当してしまうので、サンプリング位相としては適切でないことになる（後に図５を用いて説明する）。

このため、ＰＡのパターンを考慮して、好適なサンプリング位相を選択する必要がある。
以下では、このバーストビット同期回路１０の構成を、詳細に説明する。
図３は、本発明の一実施形態にかかるバーストビット同期回路１０を示す図である。図４は、バーストビット同期回路１０のサンプリング位相選択部１３内にある、プリアンブル・パターン解析部１６の機能を説明するための図である。

バーストビット同期回路１０は、局側端局装置ＯＬＴ２内に備わり、子局ＯＮＵ３から送られてくるデータ信号の同期をとるための回路である。バーストビット同期回路１０は、データサンプリング部１１と、ビット境界検出部１２と、サンプリング位相選択部１３と、データ選択部１４と、プリアンブル・パターン保持部１５とを備えている。また、サンプリング位相選択部１３には、プリアンブル・パターン解析部１６が備えられている。

まず、子局ＯＮＵから送られてくる入力データとしてのバーストデータは、バーストビット同期回路１０内のデータサンプリング部１１に送られる。
データサンプリング部１１では、局側端局装置ＯＬＴ２内部の参照クロック信号に基づいて、バーストデータから１ビット時間内をＮ個に細分化したＮ相（図５では、Ｎ＝８）のサンプリング・データが生成される。具体的には、このＮ相のサンプリング・データは、入力データを一定位相分（１ビット時間のＮ分の１）ずつ遅延させてＮ個の入力データを生成し、これらの入力データを入力されたクロック信号でサンプリングして生成される。

もしくは、入力されたクロック信号を一定位相分だけ遅延させてＮ個のクロック信号を生成し、これらのクロック信号で入力データをサンプリングして生成してもよい。
このＮ相のサンプリング・データは、ビット境界検出部１２とデータ選択部１４とに送られる。
このＮ相のサンプリング・データを、クロック信号とともに図示したのが、図５のグラフである。

ビット境界検出部１２は、Ｎ相のサンプリング・データの中から、入力クロック信号に基づいた所定のタイミングにおいて、ビット値が変化したサンプリング・データが何相目かを検出する。例えば、８相のサンプリング・データが"00001111"となるとき、３相目"0"から４相目"1"において、入力データのビット値が"0"から"1"に変化している。この位相を、立ち上がりエッジとして検出する。同様に、入力データのビット値が"1"から"0"に変化している。この位相を、立ち下がりエッジとして検出する。

このようにして、ビット境界検出部１２は、立ち上がりエッジ・立ち下がりエッジを検出する。そして、ビット境界検出部１２は、サンプリング位相選択部１３に、ビット境界情報として、立ち上がりエッジ・立ち下がりエッジの情報を送る。
この実施の形態では、サンプリング位相選択部１３は、プリアンブル・パターン解析部１６を含んでいるとともに、プリアンブル・パターン保持部１５に接続されている。

プリアンブル・パターン保持部１５は、サンプリング位相選択部１３に、ＰＡのパターンを含む信号としてのプリアンブル・パターン情報を送る。プリアンブル・パターン情報とは、規定されたＰＡのパターンを参照するためのデータであり、図４に示すように、ＰＡのビット配列を示すデータのことである。
また、サンプリング位相選択部１３は、図３のように、プリアンブルパターンスタートパルスの入力を判定する。このプリアンブルパターンスタートパルスは、局側端局装置ＯＬＴ２内部で生成される信号である。

サンプリング位相選択部１３は、このプリアンブルパターンスタートパルスを使って、ビット境界検出部１２から入ってくるデータの中から、どのデータがＰＡなのかを特定することができるとともに、ＰＡのパターンを知ることができる。
以下、サンプリング位相選択部１３における、サンプリング位相の選択作業を説明する。

まず、サンプリング位相選択部１３内のプリアンブル・パターン解析部１６では、入力信号のビットの値と、このビットの値が連続していくつ存在するかの値を得る。プリアンブルパターンスタートパルスが入力されると、プリアンブル・パターン解析部１６は、図４に示されるように、プリアンブル・パターンの先頭"b0"から、"b1,b2,…"と続くプリアンブル・パターンを見て、ビットの値の"1"が連続何ビット続くかを判断する。

図４では、"b0"="1"、"b1"="1"、"b2"="0"であるので、プリアンブル・パターンのスタートから、ビットの値"1"が２ビット連続することを知る。続いて、"b2"="0"、"b3"="0"、"b4"="1"、となるため、ビットの値"0"が、２ビット連続することを知る。以下、同様に判断する。
図５は、８相のサンプリング・データを示す図であり、入力バーストデータのデューティ比が５０％の場合に、バーストビット同期回路１０で選択される位相の一例を示している。

ここでは、例えば、図中の"φa_Ｂ"の"a"はビット時間単位を示し、"Ｂ"はビット時間内における位相を示している。具体的には、"φ1_５"であれば、１番目のビット時間におけるビット時間内位相"５"を示している。
図５（Ａ）は、データパターンが"1010"となるとき（すなわちＮ＝１の場合）において、好適な位相選択点を導きだす図である。

このとき、立ち上がりエッジのビットの位相"φ0_５"と、立ち下がりエッジのビットの位相"φ1_５"との中間が、好適に同期を行うことができる位相"φｘ_１"であるといえる。この信号の場合は、従来の方法と同様の結果を得ることができる。
図５（Ｂ）は、Ｎ＝２の場合に、従来の方法で、データパターンが"1100"となるときにおいて、サンプリング位相を導きだす図である。

このとき、立ち上がりエッジのビットの位相が"φ0_５"となり、立ち下がりエッジのビットの位相が"φ2_５"となるため、立ち上がりエッジと立ち下がりエッジとの中間は、位相"φ1_５"となる。
しかし、この位相"φｘ_５"は、図をみても明らかなとおり、好適な位相とはいえない。なぜなら、実際の信号パターンは"1100"であり、位相"φｘ_５"を採用するときも同様に"1100"のデータを得ることができるが、１ビット目と３ビット目とが、ビットの変わり目付近にある。このため、光伝送路などの状況により、デューティ比が５０％からずれてしまったり、ＮＲＺ信号の立ち上がり，立ち下がりがぼやけてしまったり、ずれてしまったりするとき、この１ビット目と３ビット目との信号が反転してしまうことが十分考えられる。

図５（Ｃ）は、本発明にかかる方法を用いてサンプリング位相を導きだすときの図である。入力される信号は、図５（Ｂ）と同じ"1100"とする。また、サンプリング位相選択部１３は、前述したように、プリアンブル・パターン保持部１５より、プリアンブル・パターン情報としての"1100"を、事前に受け取っているものとする。
このとき、ビット境界検出部１２で検出されるエッジは、"φ0_５"が立ち上がりエッジ、"φ2_５"が立ち下がりエッジとなり、この情報が「ビット境界情報」として、サンプリング位相選択部１３に送られる。

サンプリング位相選択部１３は、プリアンブル・パターン保持部１５からのプリアンブル・データパターン情報（この場合、"1100"の信号であること）を参照することによって、０ビット目と１ビット目とに、２ビット分の"1"が連続することを判断する。
そこでサンプリング位相選択部１３は、次の式に基づいて、好適なサンプリング位相Φｐを選択する。

Φｐ＝ΦＡ＋{Φdiff−（N-1)＊ｋΔΦ}／２
Φdiff＝ΦＢ−ΦＡ
上式において、同一値"1"がＮ（Ｎ≧１）ビット連続したときに、ΦＡはＮビット連続する場合の立ち上がりエッジを示し、ΦＢは立ち下がりエッジを示す。ΔΦはクロック間隔を示す。ｋは、１ビット内のサンプリング位相の数である。したがって、ｋΔΦは、１ビットに相当する位相を表す。

上式は次のように変形できる。
Φｐ＝（ΦＡ＋ΦＢ）／２−｛(N-1)＊ｋΔΦ｝／２
この式は、パターンの中心位置から｛(N-1)＊ｋΔΦ｝／２だけ離れた位置がサンプリング位置であることを表している。
図６は、一例として、１ビットが８相で構成され、"1"が２ビット連続するパターンの場合に、最適なサンプリング位相Φｐを図解した図である。

この図では、ΦＡは"φ0_５"であり、ΦＢは"φ2_５"である。ΦＡとΦＢとの間は１６相あるので、Φdiffは１６相である。一方、１ビットに相当する位相であるｋΔΦは８相である。Ｎ＝２であるから、Φｐは、
Φｐ＝φ0_５＋{１６−１＊８}／２＝φ0_５＋４
の位置にある。つまり、"φ0_５"から４相分離れた位相を好適なサンプリング位相として選択することを示している。「"φ0_５"から４相分離れた位相」を、パターンの中心から４相分離れた位相と言い換えてもよい。

サンプリング位相選択部１３から位相選択信号を受け取ったデータ選択部１４は、データサンプリング部１１から送られたＮ相のサンプリング・データから、受け取った位相選択信号に基づき位相の選択を行い、この位相で選択したデータを、後段の回路に送る。
図５（Ｄ）は、図５（Ｂ）と逆位相の"0011"が入力された場合の図である。サンプリング位相選択部１３は、プリアンブル・パターン保持部１５より、プリアンブル・パターン情報として"0011"を受け取っているものとする。

この場合、"φ0_５"が立ち下がりエッジ、"φ2_５"が立ち上がりエッジとなる。プリアンブル・パターン保持部１５からのプリアンブル・パターン情報"0011"を参照することによって、サンプリング位相選択部１３は、２ビット分の"0"が連続することが分かる。
この場合も、上式に従って、サンプリング位相を特定することができる。
次に、図７は、入力バーストデータのデューティ比が５０％からずれてしまった場合のサンプリング位相選択部１３で選択される最適位相の一例を示す図である。

光伝送路などの状況により、デューティ比に違いが生じたとき、バースト信号の立ち上がり、立ち下がりがぼやけてしまったり、ずれてしまったりすることがある。例えば、図７（Ａ）は、デューティ比７５％の"1010"パターンの信号であり、図７（Ｂ）は、デューティ比３７．５％の"1100"パターンの信号である。局側端局装置ＯＬＴ２が、これらのＡとＢとの信号を受け取ったとき、図７（Ａ），（Ｂ）に示すように、同じ波形を有する。

図７（Ａ）は、プリアンブルのデータパターンが"1010"の繰り返しでデューティ比が７５％となる場合、選択された位相を示している。"φ0_3"が立ち上がりエッジ、"φ1_7"が立ち下がりエッジとなるので、両エッジの中心である"φｘ_1"が好適なサンプリング位相とされる。この場合、従来方式との違いは見受けられず、結果として、同じ"φｘ_1"が好適な位相として、採用される。

図７（Ｂ）は、プリアンブルのデータバターンが"1100"の繰り返しでデューティ比が３７．５％となる場合、従来の方法を用いたときの好適なサンプリング位相を示している。"φ0_3"が立ち上りエッジ、"φ1_7"が立ち下がりエッジとなるので、両エッジの中心である"φｘ_1"がサンプリング位相となる。しかし、"φｘ_1"は入力バーストデータの最適位相となっていない。

図７（Ｃ）は、図７（Ｂ）と同様の信号入力がある場合、本発明の方法を用いたときの好適なサンプリング位相を示している。"φ0_3"が立ち上がりエッジ、"φ1_7"が立ち下がりエッジとなり、プリアンブル・データパターン情報から２ビットの"1"が連続することが分かる。
そこで、上式を用いる。"φ0_3"と"φ1_7"との間は12相あるのでΦdiffは１２となる。Φｐを求めると、
Φｐ＝φ0_3＋{１２−１＊８}／２＝φ0_５＋２
となり、"φ0_3"から２相分離れた位相"φｘ_5"を好適な位相として選択する。実際、"φｘ_5"は、図７（Ｃ）から分かるように、入力バーストデータの好適なサンプリング位相となっている。

以上のようにして、本発明では、バーストビット同期回路１０では、プリアンブル・パターン保持部１５に保存されているプリアンブル・パターン情報を参照することにより、プリアンブルデータが"10101010 10101010"のように同じ値が連続しない場合でも、また、同じ値が複数連続で存在するようなデータパターンを有するもの"11001100…"であっても、サンプリング位相選択部１３は、立ち上がりエッジと立ち下がりエッジとから、好適な位相選択信号を選択することができる。

したがって、プリアンブルのデータパターンとして"10101010"の繰り返し以外のデータパターンを使えるようになる。プリアンブルのデータパターンとして、"10101010"の繰り返し以外のデータパターンを使うほうが、プリアンブル部のノイズが減少するような場合、"10101010"以外のパターンをプリアンブルのデータパターンとして使うことで、バーストビット同期回路のビット同期確立が安定かつ短時間に実施可能となる。また、サンプリング位相選択部の回路を簡素化するためにも有効である。

特に本発明は、EPON （IEEE802.3ah）のプリアンブル・パターン（"0011111010 1001000101"の繰り返しパターン）に対して有効であり、EPON（IEEE802.3ah）に適した最適位相の選択が可能となる。
さらに、ＩＥＥＥで標準化されたＥＰＯＮ（IEEE802.3ah）の仕様では、プリアンブルのデータパターンは、固定の２０ビットの"0011111010 1001000101"となっている。この２０ビットのパターン内で、ビット値"1"の連続数は、値"1"を有するビットの連続が５個、つまり、５ビット連続が１個となる。したがって、サンプリング位相選択部は、立ち上がりエッジと立ち下がりエッジの時間差がある一定時間以上となった場合には、そのビットパターンを"11111"と判断し、"1"の値を有するビット長５として、好適位相を決める。それ以外は、"1"の値を有するビット長１として好適な位相を決めることができる。

以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではなく、本発明の範囲内で種々の変更を施すことが可能である。

局側端局装置ＯＬＴと複数の子局ＯＮＵとを、光ファイバで接続した光通信システム１の構成例を示す概略図である。 時分割方式を用いて、各子局ＯＮＵ３から光ファイバ４を介して局側端局装置ＯＬＴ２へ送られる、上り光フレーム信号のバースト伝送を示す模式図である。 本発明の一実施形態にかかるバーストビット同期回路１０を示すブロック回路図である。 バーストビット同期回路１０のサンプリング位相選択部１３内にある、プリアンブル・パターン解析部１６の機能を説明するための図である。 Ｎ相のサンプリング・データを、クロック信号とともに図示したグラフである。 １ビットが８クロックで構成され、"1"が２ビット連続するパターンの場合に、最適なサンプリング位相φPを示した図である。 入力バーストデータのデューティ比が５０％からずれた場合のサンプリング位相選択部１３で選択される最適位相の一例を示す図である。 従来の局側端局装置ＯＬＴ内に備わるバーストビット同期回路１１０を示す図である。 従来技術におけるＮ相のサンプリング・データを、クロック信号とともに図示したグラフである。

符号の説明

１ 光通信システム
２ 局側端局装置ＯＬＴ
３ 子局ＯＮＵ
４ 光ファイバ
１０ バーストビット同期回路
１１ データサンプリング部
１２ ビット境界検出部
１３ サンプリング位相選択部
１４ データ選択部
１５ プリアンブル・パターン保持部
１６ プリアンブル・パターン解析部

Claims (6)

1. バーストデータを伝送する通信装置に使用されるバーストビット同期回路であって、
   受信したバーストデータを多相サンプリングする多相サンプリング手段と、
   前記多相サンプリング手段によって多相サンプリングされたバーストデータの変化点を抽出する抽出手段と、
   前記バーストデータの連続する２つの変化点に挟まれた部分のパターンに対して、前記連続する２つの変化点の中心以外の位相に、最適なサンプリング位相を選択する選択手段と、
   その選択された最適なサンプリング位相を用いて前記バーストデータをサンプリングして出力する出力手段とを有することを特徴とするバーストビット同期回路。
2. 前記バーストデータの連続する２つの変化点に挟まれた部分は、一定の値がＮ（Ｎ≧２）ビット連続する部分であって、
   前記選択手段は、前記連続する２つの変化点の中心位置から、ほぼ（Ｎ−１）ｋΔφ／２（ただしｋΔφは１ビットに相当する位相を表す）だけ離れた位置を最適なサンプリング点として選択する請求項１記載のバーストビット同期回路。
3. 前記バーストデータの少なくとも一部を構成するデータパターンを記憶する記憶手段をさらに有し、
   前記受信されたバーストデータのパターンを、前記記憶手段により記憶されたデータパターンに対応付けし、
   対応付けされたデータパターンが所定のパターンを表している場合に、そのパターンに対して前記バーストデータの変化点を抽出する、請求項１記載のバーストビット同期回路。
4. 前記バーストデータの少なくとも一部とは、データのヘッダ部分である請求項３記載のバーストビット同期回路。
5. 前記所定のパターンは、"1"と"0"とで構成されたパターンであって、"0" がＮ（Ｎ≧２）ビット連続する部分を含むパターン、又は"1"がＮ（Ｎ≧２）ビット連続する部分を含むパターンである請求項３記載のバーストビット同期回路。
6. 前記連続する２つの変化点の間に、６ビット以上同一のビット値が続く場合には、ビット長を５ビットとして最適位相の選択を行う請求項１から請求項５のいずれかに記載のバーストビット同期回路。

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