JP6098171B2 - 信号処理回路 - Google Patents

Description

本発明は、信号処理回路に関する。

コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。例えば、メモリ、プロセッサ、スイッチ用ＬＳＩ（大規模集積回路：Large Scale Integration）の性能向上が挙げられる。システムの性能を向上するためには、部品の性能を上げることに加えて、これらの部品又は要素の間の信号伝送速度の向上（ビット／秒で測定される伝送容量の増加及び伝送遅延の減少）が必要となる。例えば、コンピュータ（サーバ）の性能向上はＳＲＡＭ（スタティックランダムアクセスメモリ）やＤＲＡＭ（ダイナミックランダムアクセスメモリ）等のメモリとプロセッサの間の信号伝送レートを向上する必要がある。サーバ以外でも通信基幹向け装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。

また、タップ付遅延線と、サンプル／ホールド回路と、アナログ／デジタル変換回路と、デンポラリデジタルメモリと、マルチプレクサとを有するアナログ／デジタル変換システムが知られている（例えば、特許文献１参照）。

また、入力信号を遅延させるための複数タップを有する第１の遅延線と、クロック信号を遅延させるための複数タップを有する第２の遅延線と、複数のクロック制御コンパレータとを有する信号処理回路が知られている（例えば、特許文献２参照）。クロック制御コンパレータは、各々のデータ入力線が第１の遅延線のタップに接続され、各々のクロック入力線が第２の遅延線のタップに接続される。

特開昭６３−１１１９号公報 特許第４４７７３７２号公報

データレート向上の需要に応えるため、多くの集積回路において入出力（Ｉ／Ｏ）回路のデータレートを数Ｇビット／秒から数十Ｇビット／秒に増加させることが必要となっている。例えば、２０１２年の時点では、現行のハイエンドサーバにおいては１０Ｇビット／秒〜３０Ｇビット／秒程度、次世代機では３０Ｇビット／秒〜６０Ｇビット／秒程度のデータレートが必要と考えられている。

本発明の目的は、高いデータレートの信号を受信することができる信号処理回路を提供することである。

信号処理回路は、入力アナログデータ信号を遅延して異なる遅延時間の信号を複数のタップに出力する遅延線と、クロック信号に同期した位相で前記複数のタップの信号をそれぞれサンプリングする複数の同期回路とを有し、前記複数の同期回路は、各々の前記タップの同一の信号を異なる位相でサンプリングして複数の信号を出力し、前記クロック信号の周期は、前記複数のタップの信号の遅延時間の最大値より長く、前記複数の同期回路は、相互に同一の第１の位相で前記複数のタップの信号をそれぞれサンプリングする第１の群の複数の同期回路と、相互に同一の前記第１の位相とは異なる第２の位相で前記複数のタップの信号をそれぞれサンプリングする第２の群の複数の同期回路とを有する。

遅延線及び同期回路を設けることにより、高いデータレートの信号を受信することができる。

図１（Ａ）は本発明の第１の実施形態による信号処理回路の構成例を示す図であり、図１（Ｂ）はその信号処理回路の動作を説明するためのデータ遷移のタイムチャートである。 図２は、本発明の第２の実施形態による信号処理回路の構成例を示す図である。 図３は、本発明の第３の実施形態による信号処理回路の構成例を示す図である。 図４（Ａ）は３個の電圧制御発振器のレイアウト例を示す図であり、図４（Ｂ）は電圧制御発振器の構成例を示す回路図である。 図５（Ａ）は本発明の第４の実施形態による信号処理回路の構成例を示す図であり、図５（Ｂ）はその信号処理回路の動作を説明するためのデータ遷移のタイムチャートである。 図６は、データ遷移のタイムチャートである。 図７は、本発明の第４の実施形態による調整回路の構成例を示す図である。 図８は、データ信号の位相の期待値を生成する回路の構成例を示す図である。 図９は、本発明の第５の実施形態による予想値出力回路の構成例を示す図である。 図１０（Ａ）は本発明の第６の実施形態による信号処理回路の構成例を示す図であり、図１０（Ｂ）はその信号処理回路の動作を説明するためのデータ遷移のタイムチャートである。 図１１は、本発明の第６の実施形態による調整回路の構成例を示す図である。 図１２は、受信装置の構成例を示す図である。

（第１の実施形態）
図１２は、本発明の第１の実施形態による受信装置の構成例を示す図である。受信装置１２０１は、信号処理回路１２０２を有し、入力アナログデータ信号Ｄｉを受信する。図１（Ａ）は本発明の第１の実施形態による信号処理回路１２０２の構成例を示す図であり、図１（Ｂ）はその信号処理回路１２０２の動作を説明するためのデータ遷移のタイムチャートである。信号処理回路１２０２は、例えば、２倍オーバーサンプリング（データレートの２倍のサンプリングレート）で入力を１ビット判定するＣＤＲ（クロックデータリカバリ：Clock Data Recovery）回路のフロントエンド回路である。ＣＤＲ回路は、データにクロックが重畳されている伝送路上の信号Ｄｉを受信し、受信信号Ｄｉを基にクロックとデータを復元（再生）する回路である。入力アナログデータ信号Ｄｉは、図１（Ｂ）に示すように、ＮＲＺ（ノンリターントゥゼロ：Non Return to Zero）バイナリ符号の受信信号であり、その伝送レートは６４Ｇビット／秒である。ＮＲＺバイナリ符号は、データが「１」ならハイレベル、データが「０」ならローレベルであり、１ＵＩ（ユニットインターバル：Unit Interval）の間に変化しない符号である。１ＵＩは、１ビットのタイムスロット幅（パルス幅）である。データ信号ＤｉのデータレートＤ［ビット／秒］に対応する周波数がボー（baud）周波数ｆｂ（＝Ｄ）であり、ボー周波数ｆｂの逆数１／ｆｂが１ＵＩである。

信号処理回路は、遅延線１０１と、バッファ１０２ａ〜１０２ｈと、同期回路（ラッチ回路）１０３ａ〜１０３ｈと、２相バッファ回路１０４とを有する。遅延線１０１は、４個のタップＴ１〜Ｔ４間にそれぞれインダクタＬ及び容量Ｃ，Ｃｉｎを有し、抵抗Ｒで終端される。抵抗Ｒは、遅延線１０１の特性インピーダンス√（Ｌ／（Ｃ＋Ｃｉｎ））の値であり、例えば５０Ωである。インダクタＬ及び容量Ｃ，Ｃｉｎは、例えば、それぞれ寄生インダクタ及び寄生容量である。遅延線１０１は、入力アナログデータ信号Ｄｉを遅延して異なる遅延時間の信号を４個のタップＴ１〜Ｔ４に出力する。タップＴ２の信号は、タップＴ１の信号より遅延時間Ｔｄ遅延した信号である。タップＴ３の信号は、タップＴ２の信号より遅延時間Ｔｄ遅延した信号である。タップＴ４の信号は、タップＴ３の信号より遅延時間Ｔｄ遅延した信号である。遅延時間Ｔｄは、例えば１ＵＩの半分の時間０．５ＵＩである。

バッファ１０２ａ及び１０２ｂは、タップＴ１の信号をバッファリングし、それぞれ同期回路１０３ａ及び１０３ｂに出力する。バッファ１０２ｃ及び１０２ｄは、タップＴ２の信号をバッファリングし、それぞれ同期回路１０３ｃ及び１０３ｄに出力する。バッファ１０２ｅ及び１０２ｆは、タップＴ３の信号をバッファリングし、それぞれ同期回路１０３ｅ及び１０３ｆに出力する。バッファ１０２ｇ及び１０２ｈは、タップＴ４の信号をバッファリングし、それぞれ同期回路１０３ｇ及び１０３ｈに出力する。バッファ１０２ａ〜１０２ｈは、同期回路１０３ａ〜１０３ｈの信号のキックバックによる遅延線１０１のノイズ発生を防止する。

２相バッファ１０４は、クロック信号ＣＫを基に２相クロック信号ＣＫ１及びＣＫ２を出力する。２相クロック信号ＣＫ１及びＣＫ２は、相互に位相が反転したクロック信号であり、周波数が１６ＧＨｚである。

同期回路１０３ａ、１０３ｃ、１０３ｅ及び１０３ｇは、クロック信号ＣＫ１の立ち上がりエッジ（クロック信号ＣＫの立ち上がりエッジ）に同期した位相で４個のタップＴ１〜Ｔ４の信号をそれぞれサンプリングし、２値デジタルデータ信号Ｓ１（ｎ）、Ｓ２（ｎ）、Ｓ３（ｎ）及びＳ４（ｎ）を出力する。同期回路１０３ｂ、１０３ｄ、１０３ｆ及び１０３ｈは、クロック信号ＣＫ２の立ち上がりエッジ（クロック信号ＣＫの立ち下がりエッジ）に同期した位相で４個のタップＴ１〜Ｔ４の信号をそれぞれサンプリングし、２値デジタルデータ信号Ｓ１（ｎ＋１）、Ｓ２（ｎ＋１），Ｓ３（ｎ＋１）及びＳ４（ｎ＋１）を出力する。同期回路１０３ａ〜１０３ｈは、ラッチ回路であり、アナログ信号を入力し、入力したアナログ信号が閾値より大きい場合にはハイレベルを出力し、入力したアナログ信号が閾値より小さい場合にはローレベルを出力する。なお、図１（Ｂ）のデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）は、サンプリングポイントを示すものであり、実際には２値データである。

同期回路１０３ａ及び１０３ｂは、タップＴ１の同一の信号を異なる位相でサンプリングし、それぞれ信号Ｓ１（ｎ）及びＳ１（ｎ＋１）を出力する。同期回路１０３ｃ及び１０３ｄは、タップＴ２の同一の信号を異なる位相でサンプリングし、それぞれ信号Ｓ２（ｎ）及びＳ２（ｎ＋１）を出力する。同期回路１０３ｅ及び１０３ｆは、タップＴ３の同一の信号を異なる位相でサンプリングし、それぞれ信号Ｓ３（ｎ）及びＳ３（ｎ＋１）を出力する。同期回路１０３ｇ及び１０３ｈは、タップＴ４の同一の信号を異なる位相でサンプリングし、それぞれ信号Ｓ４（ｎ）及びＳ４（ｎ＋１）を出力する。同期回路１０３ａ，１０３ｃ，１０３ｅ，１０３ｇと同期回路１０３ｂ，１０３ｄ，１０３ｆ，１０３ｈとは、交代動作（インターリーブ動作）によりサンプリングを行う。

クロック信号ＣＫ１及びＣＫ２の周期は、４ＵＩである。タップＴ２の信号は、タップＴ１の信号に対して遅延時間Ｔｄを有する。タップＴ３の信号は、タップＴ１の信号に対して遅延時間２×Ｔｄを有する。タップＴ４の信号は、タップＴ１の信号に対して遅延時間３×Ｔｄを有する。タップＴ１〜Ｔ４の遅延時間の最大値は、タップＴ４の遅延時間３×Ｔｄである。遅延時間Ｔｄは、０．５ＵＩである。クロック信号ＣＫ１及びＣＫ２の周期は、４ＵＩであり、タップＴ１〜Ｔ４の信号の遅延時間の最大値３×Ｔｄ（＝１．５ＵＩ）より長い。

４個のデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）の各サンプリング間隔はＴｄであり、その後の４個のデータ信号Ｓ１（ｎ＋１）〜Ｓ４（ｎ＋１）の各サンプリング間隔もＴｄである。また、データ信号Ｓ４（ｎ）及びＳ１（ｎ＋１）のサンプリング間隔もＴｄである。これにより、４ＵＩの間に８個のサンプリングデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）を得ることができる。すなわち、１ＵＩ当たりに２個のサンプリングデータ信号を得る２倍オーバーサンプリングを実現することができる。ＣＤＲ回路は、各ビットの１ＵＩの中央付近の位相のデータ信号Ｓ２（ｎ）、Ｓ４（ｎ）、Ｓ２（ｎ＋１）及びＳ４（ｎ＋１）を選択することにより、各ビットのデータを復元（再生）することができる。

入力アナログデータ信号Ｄｉのデータレートは、６４Ｇビット／秒である。クロック信号ＣＫ１及びＣＫ２の周波数は、１６ＧＨｚである。８個の同期回路１０３ａ〜１０３ｈは、それぞれ１６Ｇサンプル／秒のデータ信号を出力するので、信号処理回路は、８個×１６Ｇサンプル／秒＝１２８Ｇサンプル／秒のデータ信号を出力する。すなわち、信号処理回路は、６４Ｇビット／秒の入力アナログデータ信号Ｄｉに対して２倍オーバーサンプリングし、１２８Ｇサンプル／秒のデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）を出力する。この際、１６ＧＨｚの２相クロック信号ＣＫ１及びＣＫ２という現在の技術で達成可能な周波数と相数で、高速データレートの入力アナログデータ信号Ｄｉの２倍オーバーサンプリングを実現することできる。

タップＴ１〜Ｔ４間の遅延時間差をＴｄとすると、４個のタップＴ１〜Ｔ４により４×Ｔｄ＝２ＵＩの時間スパンをカバーできる。本実施形態は、遅延線１０１と同期回路１０３ａ〜１０３ｈのタイムインターリーブ動作を組み合わせることにより、高速データレートの入力アナログデータ信号Ｄｉに対してオーバーサンプリングを可能にする。

ｎ個のタップの遅延線１０１を用いて、入力アナログデータ信号Ｄｉをサンプリングする場合を考える。隣接タップ間の遅延をＴｄとし、１個のタップにｍ個の同期回路１０３ａ等が接続される。ｍ及びｎは、２より大きい整数である。ここで、ｍ個の同期回路１０３ａ等を駆動するクロック信号ＣＫ１等は、周期がｍ×ｎ×Ｔｄのｍ相クロック信号であり、相間の時間差はｎ×Ｔｄである。つまり、この構成では、１個のタップＴ１等に接続されたｍ個の同期回路１０３ａ等がｍ相のインターリーブ動作をする。遅延線１０１で時間間隔Ｔｄのｎ個の信号を作り、これをｎ×Ｔｄ間隔でサンプリングする。このように遅延線１０１を通したｎ重のサンプリングとｍ相のインターリーブ動作を組み合わせることにより、クロック周期をｍ×ｎ×Ｔｄとし、サンプリング間隔より十分長くすることができる。

本実施形態によれば、ｎ個のタップを有する遅延線１０１によるｎ倍のサンプリング周期の増加効果とｍ相のタイムインターリーブ動作によるｍ倍のサンプリング周期の増加効果を組み合わせ、ｍ×ｎ倍のクロック周期の増加効果が得られる。このため、同期回路１０３ａ等を駆動するクロック信号ＣＫ１等の周波数を１／（ｎ×ｍ）と低くできる。また、多相クロック信号ＣＫ１等の相数は、インターリーブ動作のみを使用した場合に比べて、１／ｎとなる。このため、クロック系の消費電力と面積を大幅に削減できる。

（第２の実施形態）
図２は、本発明の第２の実施形態による信号処理回路の構成例を示す図である。本実施形態（図２）は、第１の実施形態（図１）に対して、同期回路１０３ａ〜１０３ｈの代わりに同期回路２０１ａ〜２０１ｈを設け、バッファ２０２及びアナログデジタル変換器群２０３ａ〜２０３ｈを追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

同期回路２０１ａ、２０１ｃ、２０１ｅ及び２０１ｇは、サンプリング回路であり、それぞれ、バッファ１０２ａ、１０２ｃ、１０２ｅ及び１０２ｇからアナログ信号を入力し、クロック信号ＣＫ１の立ち上がりエッジに同期して、入力したアナログ信号をサンプリングしてアナログ信号を出力する。同期回路２０１ｂ、２０１ｄ、２０１ｆ及び２０１ｈは、サンプリング回路であり、それぞれ、バッファ１０２ｂ、１０２ｄ、１０２ｆ及び１０２ｈからアナログ信号を入力し、クロック信号ＣＫ２の立ち上がりエッジに同期して、入力したアナログ信号をサンプリングしてアナログ信号を出力する。

８相バッファ２０２は、クロック信号ＣＫ３を基に、２ＧＨｚの８相クロック信号ＣＫ４を出力する。アナログデジタル変換器群２０３ａは、８個のアナログデジタル変換器を有し、同期回路２０１ａの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ１（ｎ）を出力する。アナログデジタル変換器群２０３ｂは、８個のアナログデジタル変換器を有し、同期回路２０１ｂの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ１（ｎ＋１）を出力する。アナログデジタル変換器群２０３ｃは、８個のアナログデジタル変換器を有し、同期回路２０１ｃの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ２（ｎ）を出力する。アナログデジタル変換器群２０３ｄは、８個のアナログデジタル変換器を有し、同期回路２０１ｄの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ２（ｎ＋１）を出力する。アナログデジタル変換器群２０３ｅは、８個のアナログデジタル変換器を有し、同期回路２０１ｅの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ３（ｎ）を出力する。アナログデジタル変換器群２０３ｆは、８個のアナログデジタル変換器を有し、同期回路２０１ｆの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ３（ｎ＋１）を出力する。アナログデジタル変換器群２０３ｇは、８個のアナログデジタル変換器を有し、同期回路２０１ｇの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ４（ｎ）を出力する。アナログデジタル変換器群２０３ｈは、８個のアナログデジタル変換器を有し、同期回路２０１ｈの同一の出力信号を８相クロック信号ＣＫ４の立ち上がりエッジの異なる８個の位相に同期して、アナログからデジタルに変換し、８個の４ビットデジタル信号Ｓ４（ｎ＋１）を出力する。

アナログデジタル変換器群２０３ａ〜２０３ｈは、８相クロック信号ＣＫ４に同期して、それぞれ８相のインターリーブ動作を行う。８相クロック信号ＣＫ４の周波数は２ＧＨｚであるので、アナログデジタル変換器群２０３ａ〜２０３ｈは、それぞれ、２Ｇサンプル／秒でデータを変換する。

本実施形態では、遅延線１０１がｎ個（＝４個）のタップＴ１〜Ｔ４を有し、タップＴ１〜Ｔ４の各々にｍ個（＝２個）の同期回路２０１ａ及び２０１ｂ等が接続され、同期回路２０１ａ〜２０１ｈの各々にｐ個（＝８個）のアナログデジタル変換器が接続されている。８個のアナログデジタル変換器群２０３ａ〜２０３ｈは、各々が８個のアナログデジタル変換器を有し、合計で８×８＝６４個のアナログデジタル変換器を有するので、６４倍のクロック周期の増加効果が得られる。６４個のアナログデジタル変換器は、２ＧＨｚの８相クロック信号ＣＫ４に同期し、それぞれが２Ｇサンプル／秒のデータ信号を出力し、全体として６４個×２Ｇサンプル／秒＝１２８Ｇサンプル／秒のデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）を出力する。すなわち、信号処理回路は、６４Ｇビット／秒の入力アナログデータ信号Ｄｉを２倍オーバーサンプリングし、１２８Ｇサンプル／秒のデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）を出力する。

本実施形態によれば、１６ＧＨｚの２相クロック信号ＣＫ１及びＣＫ２という現在の技術で達成可能な周波数と相数で、６４Ｇビット／秒の入力アナログデータ信号Ｄｉの２倍オーバーサンプリングを実現できる。また、本実施形態は、遅延線１０１、同期回路２０１ａ〜２０１ｈ及びアナログデジタル変換器群２０３ａ〜２０３ｈの３段構成を有するため、実効的なクロック周期の増加効果が６４倍と大きくでき、２Ｇサンプル／秒のアナログデジタル変換器群２０３ａ〜２０３ｈを使って、データ信号のデジタル化ができる利点がある。本実施形態は、４ビットのデジタル信号に変換して取得できるため、クロック信号とデータの復元をデジタル回路のみで行うことが可能であり、クロック信号の位相を調整するための位相インターポレータなどのアナログ部品が不要となる利点がある。

（第３の実施形態）
図３は、本発明の第３の実施形態による信号処理回路の構成例を示す図である。本実施形態（図３）は、第２の実施形態（図２）に対して、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）３０１a〜３０１ｃを追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。複数（例えば３個）の電圧制御発振器３０１ａ〜３０１ｃは、相互に結合され、８個の同期回路２０１ａ〜２０１ｈに２相クロック信号ＣＫ１及びＣＫ２を分配する。

図４（Ａ）は、図３の３個の電圧制御発振器３０１ａ〜３０１ｃのレイアウト例を示す図である。８個の同期回路２０１ａ〜２０１ｈを高精度で同時に駆動するために、３個の電圧制御発振器３０１ａ〜３０１ｃを一列に並べて配線で接続する。複数の電圧制御発振器３０１ａ〜３０１ｃの出力端子を相互に接続することにより、高精度の同位相クロック信号ＣＫ１及びＣＫ２をそれぞれ同期回路２０１ａ〜２０１ｈに分配することができる。同期回路２０１ａ、２０１ｃ、２０１ｅ及び２０１ｇは、同位相のクロック信号ＣＫ１を入力し、同時に駆動する。同期回路２０１ｂ、２０１ｄ、２０１ｆ及び２０１ｈは、同位相のクロック信号ＣＫ２を入力し、同時に駆動する。本実施形態によれば、低電力で高精度のクロック分配が行われるため、回路のタイミング余裕を改善することができる。

図４（Ｂ）は、電圧制御発振器３０１ａの構成例を示す回路図である。以下、電圧制御発振器３０１ａの構成を例に説明するが、電圧制御発振器３０１ｂ及び３０１ｃの構成も電圧制御発振器３０１ａの構成と同様である。容量４０１は、ノードＮ１及びＮ２間に接続される。インダクタ４０２は、ノードＮ１及びＮ２間に接続される。ｐチャネル電界効果トランジスタ４０３は、ソースが電源電位ノードに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続される。ｎチャネル電界効果トランジスタ４０５は、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続され、ソースがｎチャネル電界効果トランジスタ４０７のドレインに接続される。ｐチャネル電界効果トランジスタ４０４は、ソースが電源電位ノードに接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ４０６は、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続され、ソースがｎチャネル電界効果トランジスタ４０７のドレインに接続される。ｎチャネル電界効果トランジスタ４０７は、ゲートが制御電圧Ｂ１のノードに接続され、ソースが基準電位（グランド電位）ノードに接続される。クロック信号ＣＫ１はノードＮ１から出力され、クロック信号ＣＫ２はノードＮ２から出力される。

（第４の実施形態）
図５（Ａ）は本発明の第４の実施形態による信号処理回路の構成例を示す図であり、図５（Ｂ）はその信号処理回路の動作を説明するためのデータ遷移のタイムチャートである。図５（Ａ）は、図１（Ａ）に対して、電圧制御発振器３０１ａ〜３０１ｃ及び容量５０１ａ〜５０１ｈを追加したものである。以下、図５（Ａ）が図１（Ａ）と異なる点を説明する。図５（Ａ）の同期回路１０３ａ〜１０３ｈは、図１（Ａ）の同期回路１０３ａ〜１０３ｈに対応し、図２の同期回路２０１ａ〜２０１ｉ及び／又はアナログデジタル変換器群２０３ａ〜２０３ｈのように、アナログ信号又は複数ビットのデジタル信号を出力することができる。

３個の電圧制御発振器３０１ａ〜３０１ｃは、図３と同様に、出力端子が相互に接続され、同期回路１０３ａ、１０３ｃ、１０３ｅ及び１０３ｇに同位相のクロック信号ＣＫ１を分配し、同期回路１０３ｂ、１０３ｄ、１０３ｆ及び１０３ｈに同位相のクロック信号ＣＫ２を分配する。

容量５０１ａ、５０１ｃ、５０１ｅ及び５０１ｇは、それぞれ、同期回路１０３ａ、１０３ｃ、１０３ｅ及び１０３ｇの出力端子に接続され、同期回路１０３ａ、１０３ｃ、１０３ｅ及び１０３ｇの出力信号を保持し、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）として出力する。容量５０１ｂ、５０１ｄ、５０１ｆ及び５０１ｈは、それぞれ、同期回路１０３ｂ、１０３ｄ、１０３ｆ及び１０３ｈの出力端子に接続され、同期回路１０３ｂ、１０３ｄ、１０３ｆ及び１０３ｈの出力信号を保持し、データ信号Ｓ１（ｎ＋１）〜Ｓ４（ｎ＋１）として出力する。

図５（Ｂ）に示すように、データ信号Ｓ１（ｎ）の位相Ｔａは、１ビット（１ＵＩ）の開始位相（データの遷移位相）を基準した位相である。同様に、データ信号Ｓ１（ｎ＋１）の位相Ｔｂは、１ビット（１ＵＩ）の開始位相（データの遷移位相）を基準した位相である。なお、１ビットの開始位相は、０ＵＩで表され、例えばデータ信号Ｓ１（ｎ）の値を基に求めることができる。例えば、データ信号Ｓ１（ｎ）の値がハイレベルとローレベルの中間値である場合には、データ信号Ｓ１（ｎ）の位相が１ビットの開始位相になる。また、データ信号Ｓ１（ｎ）の値が中間値からずれている場合には、そのずれ量を基に１ビットの開始位相を求めることができる。遅延線１０１の各タップＴ１〜Ｔ４間の遅延時間が０．５ＵＩである場合には、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）の各位相間隔は同じ０．５ＵＩになる。

しかし、遅延線１０１の各タップＴ１〜Ｔ４間の遅延時間が０．５ＵＩからずれた場合には、図６に示すように、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）の位相間隔が０．５ＵＩからずれてしまう。例えば、データ信号Ｓ１（ｎ）の位相のずれは０、データ信号Ｓ２（ｎ）の位相のずれはδ、データ信号Ｓ３（ｎ）の位相のずれは２δ、データ信号Ｓ４（ｎ）の位相のずれは３δである。同様に、データ信号Ｓ１（ｎ＋１）の位相のずれは０、データ信号Ｓ２（ｎ＋１）の位相のずれはδ、データ信号Ｓ３（ｎ＋１）の位相のずれは２δ、データ信号Ｓ４（ｎ＋１）の位相のずれは３δである。この場合、位相のずれが不均一になり、データ信号Ｓ４（ｎ）の位相とデータ信号Ｓ１（ｎ＋１）の位相との間隔が広くなりすぎ、データ復元の誤差の原因になる。

図７は、本発明の第４の実施形態による調整回路の構成例を示す図である。遅延線１０１は、図５（Ａ）の遅延線１０１に対応する。位相期待値＜Ｓ１＞はデータ信号Ｓ１（ｎ）の位相の期待値であり、位相期待値＜Ｓ２＞はデータ信号Ｓ２（ｎ）の位相の期待値であり、位相期待値＜Ｓ４＞はデータ信号Ｓ４（ｎ）の位相の期待値であり、後述の図８の回路により生成される。＜Ｓ２＞−＜Ｓ１＞は、データ信号Ｓ２（ｎ）の位相の期待値＜Ｓ２＞からデータ信号Ｓ１（ｎ）の位相の期待値＜Ｓ１＞を減算した値であり、タップＴ１及びタップＴ２の間の遅延時間に相当する。加算器７００は、位相期待値＜Ｓ４＞とタップ間遅延時間＜Ｓ２＞−＜Ｓ１＞とを加算する。加算器７００の出力位相は、各タップＴ１〜Ｔ４間の遅延時間にずれがなければ、データ信号Ｓ１（ｎ＋１）の位相と同じになる。ここで、データ信号Ｓ１（ｎ＋１）の位相は、データ信号Ｓ１（ｎ）の位相と同じである。したがって、加算器７００の出力位相は、各タップＴ１〜Ｔ４間の遅延時間にずれがなければ、データ信号Ｓ１（ｎ）の位相と同じである。

位相検出器７０１は、データ信号Ｓ１（ｎ）の位相Ｔａを検出する。減算器７０２は、データ信号Ｓ１（ｎ）の位相Ｔａから加算器７００の出力位相を減算し、積分器７０３に出力する。積分器７０３は、減算器７０２の出力値を積分し、コード変換部７０４に出力する。コード変換部７０４は、積分器７０３の出力値を制御コードに変換し、４個の容量調整部７０５ａ〜７０５ｄに出力する。４個の容量調整部７０５ａ〜７０５ｄは、それぞれ、複数組みのスイッチＳＷ及び容量Ｃ１の直列接続回路を有し、遅延線１０１のタップＴ１〜Ｔ４に接続される。そして、４個の容量調整部７０５ａ〜７０５ｄは、それぞれ、制御コードに応じてスイッチＳＷのオン／オフを制御し、遅延線１０１のタップＴ１〜Ｔ４に接続される容量値を調整する。これにより、減算器７０２の出力がゼロになるように、各タップＴ１〜Ｔ４間の遅延時間が調整される。その結果、図５（Ｂ）のように、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）の位相間隔が０．５ＵＩに調整され、データ復元の誤差を防止することができる。

本実施形態によれば、調整回路は、減算器７０２により同期回路１０３ａ〜１０３ｈの出力信号の位相のずれを検出し、その検出した位相のずれに応じて遅延線１０１の遅延時間を調整する。本実施形態は、入力アナログデータ信号Ｄｉを一定の間隔でサンプリングできるため、データ復元のときのタイミングマージンを改善できるという利点がある。

図８は、図７のデータ信号Ｓ１（ｎ）の位相の期待値＜Ｓ１＞を生成する回路の構成例を示す図である。位相検出器８００は、データ信号Ｓ１（ｎ）の位相を検出する。データ信号Ｓ１（ｎ）の位相は、０ＵＩからの位相である。減算器８０２は、位相検出器８００の出力値から位相期待値＜Ｓ１＞を減算する。乗算器８０３及び８０４は、減算器８０２の出力値に対して、それぞれ係数Ｇ１及びＧ２を乗算する。積分器８０５は、乗算器８０３の出力値を積分する。加算器８０６は、積分器８０５及び乗算器８０４の出力値を加算する。積分器８０７は、加算器８０６の出力値を積分し、データ信号Ｓ１（ｎ）の位相の期待値＜Ｓ１＞を出力する。データ信号Ｓ１（ｎ）の位相の期待値＜Ｓ１＞は、過去の複数サイクルのデータ信号Ｓ１（ｎ）の位相の平均値として演算される。以上、位相期待値＜Ｓ１＞の生成回路を例に説明したが、データ信号Ｓ１（ｎ）の代わりに、データ信号Ｓ２（ｎ）及びＳ４（ｎ）を入力することにより、データ信号Ｓ２（ｎ）の位相期待値＜Ｓ２＞及びデータ信号Ｓ４（ｎ）の位相期待値＜Ｓ４＞を生成することができる。

（第５の実施形態）
図９は、本発明の第５の実施形態による予想値出力回路の構成例を示す図である。本実施形態では、図７の調整回路の代わりに図９の予想値出力回路が設けられる。以下、本実施形態が第４の実施形態と異なる点を説明する。図９の予想値出力回路は、図８の回路に、加算器８０１、位相検出器９０１、減算器９０２、積分器９０３、加算器９０４及び判定回路９０５を追加したものである。

位相検出器９０１は、データ信号Ｓ１（ｎ）の位相Ｔａを検出する。減算器９０２は、期待値Ｔａ２から位相Ｔａを減算する。積分器９０３は、減算器９０２の出力値を積分する。４個の位相検出器８００は、４個のデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）の位相を検出する。データ信号Ｓ１（ｎ）の位相は１ビット目の０ＵＩからの位相であり、データ信号Ｓ２（ｎ）の位相は１ビット目の０．５ＵＩからの位相であり、データ信号Ｓ３（ｎ）の位相は２ビット目の０ＵＩからの位相であり、データ信号Ｓ４（ｎ）の位相は２ビット目の０．５ＵＩからの位相である。各タップＴ１〜Ｔ４間の遅延時間がすべて０．５ＵＩであれば、４個のデータ信号Ｓ１（ｎ）〜Ｓ４（ｎ）の位相はすべて同じになる。加算器８０１は、４個の位相検出器８００の出力値を加算する。減算器８０２は、加算器８０１の出力値から予想値Ｐ１を減算し、乗算器８０３及び８０４に出力する。乗算器８０３及び８０４は、減算器８０２の出力値に対して、それぞれ係数Ｇ１及びＧ２を乗算する。積分器８０５は、乗算器８０３の出力値を積分する。加算器８０６は、積分器９０３、積分器８０５及び乗算器８０４の出力値を加算する。積分器８０７は、加算器８０６の出力値を積分し、データ信号Ｓ１（ｎ）の位相の予想値Ｐ１を出力する。加算器９０４は、予想値Ｐ１及びシフト量ＳＨを加算し、期待値Ｔａ２を出力する。予想値Ｐ１は、遅延時間のずれを加味した位相の予想値である。シフト量ＳＨは、遅延時間のずれに対応する量であり、予め設定された既知の値である。期待値Ｔａ２は、遅延時間のずれがない場合の位相の期待値である。判定回路９０５は、データ信号Ｓ１（ｎ）の位相の予想値Ｐ１を基に、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）の位相を推測し、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）の２値判定を行い、データを復元する。具体的には、判定回路９０５は、上記のように、各ビットの１ＵＩの中央付近の位相のデータを選択し、各ビットのデータを復元する。

本実施形態の予想値出力回路は、減算器９０２により同期回路１０３ａの出力信号Ｓ１（ｎ）の位相のずれを検出し、その検出した位相のずれに応じて同期回路１０３ａの出力信号Ｓ１（ｎ）の位相の予想値Ｐ１を出力する。

本実施形態は、第４の実施形態のように、遅延線１０１の遅延時間を調整するための回路を設けず、データ信号Ｓ１（ｎ）の位相が過去の位相の平均値からどれだけずれるかを検出し、その位相の予想値Ｐ１を出力することにより、サンプリング間隔の誤差の影響を低減する。本実施形態は、図７の調整回路が不要になるため、回路のサイズを小さくできるという利点がある。

（第６の実施形態）
図１０（Ａ）は本発明の第６の実施形態による信号処理回路の構成例を示す図であり、図１０（Ｂ）はその信号処理回路の動作を説明するためのデータ遷移のタイムチャートである。図１０（Ａ）は、図５（Ａ）に対して、タップＴ５、同期回路１０３ｉ、容量Ｃ５０１ｉを追加したものである。以下、図１０（Ａ）が図５（Ａ）と異なる点を説明する。

遅延線１０１は、タップＴ１〜Ｔ４の他に、タップＴ５を有する。タップＴ４及びＴ５間の遅延時間は、Ｔｄ（＝０．５ＵＩ）である。すなわち、タップＴ５の信号は、タップＴ４の信号より遅延時間Ｔｄ遅延した信号である。同期回路１０３ｉは、同期回路１０３ａ〜１０３ｈと同じ構成を有し、クロック信号ＣＫ１の立ち上がりエッジに同期して、タップＴ５の信号をサンプリングし、閾値より大きい場合にはハイレベルを出力し、閾値より小さい場合にはローレベルを出力する。ここで、電圧制御発振器３０１ａ〜３０１ｃは、同期回路１０３ｉにクロック信号ＣＫ１を供給する。容量５０１ｉは、同期回路１０３ｉの出力端子に接続され、同期回路１０３ｉの出力信号を保持し、データ信号Ｓ５（ｎ）として出力する。

図１０（Ｂ）に示すように、データ信号Ｓ４（ｎ）の位相とデータ信号Ｓ５（ｎ）の位相との差は、遅延時間Ｔｄである。したがって、遅延線１０１の遅延時間にずれがなければ、データ信号Ｓ５（ｎ）の位相とデータ信号Ｓ１（ｎ＋１）の位相とは同じである。本実施形態では、データ信号Ｓ５（ｎ）の位相とデータ信号Ｓ１（ｎ＋１）の位相とが同じになるように、遅延線１０１の遅延時間を調整する。

図１１は、本発明の第６の実施形態による調整回路の構成例を示す図である。図１１は、図７に対して、加算器７００の代わりに位相検出器１１０１を設けたものである。以下、図１１が図７と異なる点を説明する。位相検出器１１０１は、データ信号Ｓ５（ｎ）の位相を検出する。位相検出器７０１は、データ信号Ｓ１（ｎ＋１）の位相を検出する。減算器７０２は、データ信号Ｓ１（ｎ＋１）の位相Ｔｂからデータ信号Ｓ５（ｎ）の位相を減算し、積分器７０３に出力する。積分器７０３は、減算器７０２の出力値を積分し、コード変換部７０４に出力する。コード変換部７０４は、積分器７０３の出力値を制御コードに変換し、４個の容量調整部７０５ａ〜７０５ｄに出力する。４個の容量調整部７０５ａ〜７０５ｄは、それぞれ、制御コードに応じてスイッチＳＷのオン／オフを制御し、遅延線１０１のタップＴ１〜Ｔ４に接続される容量値を調整する。これにより、データ信号Ｓ１（ｎ＋１）の位相Ｔｂとデータ信号Ｓ５（ｎ）の位相との差がゼロになるように、各タップＴ１〜Ｔ４間の遅延時間が調整される。その結果、図１０（Ｂ）のように、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）の位相間隔が０．５ＵＩに調整され、データ復元の誤差を防止することができる。

本実施形態の調整回路は、遅延線１０１の遅延時間が最小のタップＴ１に対応する同期回路１０３ｂの出力信号Ｓ１（ｎ＋１）の位相と遅延時間が最大のタップＴ５に対応する同期回路１０３ｉの出力信号Ｓ５（ｎ）の位相とのずれに応じて、遅延線１０１の遅延時間を調整する。

本実施形態は、図７の４個のタップＴ１〜Ｔ４に１個余分のタップＴ５を加えた５タップの遅延線１０１を用いている。本実施形態では、タップＴ５から得られたデータ信号Ｓ５（ｎ）と後続のサンプリング周期でのタップＴ１から得られたデータ信号Ｓ１（ｎ＋１）との位相が同じものであるべきことを利用する。つまり、データ信号Ｓ１（ｎ＋１）の位相とデータ信号Ｓ５（ｎ）の位相が同じになるように、タップ間遅延時間を調整する。本実施形態は、タップを一つ余分に使うことにより、位相が同じであるべき２個のデータ信号Ｓ５（ｎ）及びＳ１（ｎ＋１）を取得できるため、位相誤差の補正精度が高く、データ判定のタイミングマージンが改善されるというメリットがある。

なお、図７及び図１１の調整回路は、遅延線１０１の遅延時間を調整する例を説明したが、制御コードに応じて、クロック信号ＣＫ１，ＣＫ２，ＣＫ４の位相を調整することにより、データ信号Ｓ１（ｎ）〜Ｓ４（ｎ）及びＳ１（ｎ＋１）〜Ｓ４（ｎ＋１）の位相間隔がそれぞれ０．５ＵＩになるように調整してもよい。

第１〜第６の実施形態によれば、遅延線１０１及び同期回路１０３ａ〜１０３ｈ又は２０１ａ〜２０１ｈを設けることにより、高いデータレートのデータ信号Ｄｉを受信することができる。また、遅延線１０１により複数の異なる遅延時間をもつデータ信号を生成し、同期回路１０３ａ〜１０３ｈ又は２０１ａ〜２０１ｈのインターリーブ動作を行うことにより、クロックＣＫ１及びＣＫ２の相数を削減できる。その結果として、クロック信号の生成及び分配が容易になり、回路の省電力化及び省面積化が達成できる。上記実施形態の信号処理回路は、半導体チップ間の信号伝送、筐体内の複数の回路ブロック間での信号伝送、又は筐体間での信号伝送を高速で行うことができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ 遅延線
１０２ａ〜１０２ｈ バッファ
１０３ａ〜１０３ｈ 同期回路
１０４ ２相バッファ
Ｔ１〜Ｔ４ タップ
Ｌ インダクタ
Ｃ，Ｃｉｎ 容量
Ｒ 抵抗

Claims (9)

1. 入力アナログデータ信号を遅延して異なる遅延時間の信号を複数のタップに出力する遅延線と、
   クロック信号に同期した位相で前記複数のタップの信号をそれぞれサンプリングする複数の同期回路とを有し、
   前記複数の同期回路は、各々の前記タップの同一の信号を異なる位相でサンプリングして複数の信号を出力し、
   前記クロック信号の周期は、前記複数のタップの信号の遅延時間の最大値より長く、
   前記複数の同期回路は、
   相互に同一の第１の位相で前記複数のタップの信号をそれぞれサンプリングする第１の群の複数の同期回路と、
   相互に同一の前記第１の位相とは異なる第２の位相で前記複数のタップの信号をそれぞれサンプリングする第２の群の複数の同期回路とを有することを特徴とする信号処理回路。
2. 前記複数の同期回路は、
   前記複数のタップの各々に接続され、第１の位相でサンプリングする第１の同期回路と、
   前記複数のタップの各々に接続され、前記第１の位相とは異なる第２の位相でサンプリングする第２の同期回路とを有することを特徴とする請求項１記載の信号処理回路。
3. 前記複数の同期回路は、前記複数のタップのアナログ信号を入力し、前記入力したアナログ信号が閾値より大きい場合にはハイレベルを出力し、前記入力したアナログ信号が閾値より小さい場合にはローレベルを出力することを特徴する請求項１又は２記載の信号処理回路。
4. 前記複数の同期回路は、前記複数のタップのアナログ信号を入力し、前記入力したアナログ信号をサンプリングしてアナログ信号を出力し、
   さらに、前記複数の同期回路の出力信号をアナログからデジタルに変換する複数のアナログデジタル変換器を有することを特徴とする請求項１又は２記載の信号処理回路。
5. 入力アナログデータ信号を遅延して異なる遅延時間の信号を複数のタップに出力する遅延線と、
   クロック信号に同期した位相で前記複数のタップのアナログ信号をそれぞれサンプリングしてアナログ信号を出力する複数の同期回路と、
   前記複数の同期回路の出力信号をアナログからデジタルに変換する複数のアナログデジタル変換器とを有し、
   前記複数の同期回路は、各々の前記タップの同一の信号を異なる位相でサンプリングして複数の信号を出力し、
   前記クロック信号の周期は、前記複数のタップの信号の遅延時間の最大値より長く、
   前記複数のアナログデジタル変換器は、各々の前記同期回路の同一の出力信号を複数の異なる位相に同期してアナログからデジタルに変換して複数の信号を出力することを特徴とする信号処理回路。
6. さらに、前記複数の同期回路に前記クロック信号を分配するために相互に結合された複数の発振器を有することを特徴とする請求項１〜５のいずれか１項に記載の信号処理回路。
7. 入力アナログデータ信号を遅延して異なる遅延時間の信号を複数のタップに出力する遅延線と、
   クロック信号に同期した位相で前記複数のタップの信号をそれぞれサンプリングする複数の同期回路と、
   前記同期回路の出力信号の位相のずれを検出し、前記検出した位相のずれに応じて前記遅延線の遅延時間を調整する調整回路とを有し、
   前記複数の同期回路は、各々の前記タップの同一の信号を異なる位相でサンプリングして複数の信号を出力し、
   前記クロック信号の周期は、前記複数のタップの信号の遅延時間の最大値より長いことを特徴とする信号処理回路。
8. 入力アナログデータ信号を遅延して異なる遅延時間の信号を複数のタップに出力する遅延線と、
   クロック信号に同期した位相で前記複数のタップの信号をそれぞれサンプリングする複数の同期回路と、
   前記同期回路の出力信号の位相のずれを検出し、前記検出した位相のずれに応じて前記同期回路の出力信号の位相の予想値を出力する予想値出力回路とを有し、
   前記複数の同期回路は、各々の前記タップの同一の信号を異なる位相でサンプリングして複数の信号を出力し、
   前記クロック信号の周期は、前記複数のタップの信号の遅延時間の最大値より長いことを特徴とする信号処理回路。
9. 前記調整回路は、前記遅延線の遅延時間が最小のタップに対応する前記同期回路の出力信号の位相と前記遅延時間が最大のタップに対応する前記同期回路の出力信号の位相とのずれに応じて、前記遅延線の遅延時間を調整することを特徴とする請求項７記載の信号処理回路。

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