JP2003032084A - 入出力インタフェースおよび半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 信号を送受信するための入出力インタフェー
スに関し、少ない信号線で大量のデータを伝送し、消費
電力を削減する。 【解決手段】 複数の信号線上をそれぞれ伝達される複
数の信号の遷移エッジのタイミングの順序によって、論
理値を表現される。または、信号線上を伝達される信号
の遷移エッジと基準タイミング信号の遷移エッジとの時
間差によって、論理値が表現される。このため、１本の
信号線で大量のデータを伝送できる。１回の信号の送信
で大量のデータを伝送できるため、データの転送レート
を大幅に向上できる。信号線の本数が少なくて済むた
め、信号の入力回路および出力回路の数を減らすことが
でき、消費電力を小さくできる。また、信号線の本数が
少なくて済むため、信号線の配線領域を小さくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路間
あるいは半導体集積回路内において信号を送受信するた
めの入出力インタフェースに関する。

【０００２】

【従来の技術】従来の入出力インタフェースでは、２進
数に対応させて信号線を高レベルまたは低レベルに変化
させることで、信号が送受信されていた。この場合、１
本の信号線で１ビットのデータが伝送される。

【０００３】

【発明が解決しようとする課題】この種の入出力インタ
フェースでは、伝送する信号のビット数に応じて信号線
の本数が増えるため、伝送量を増やすほど、半導体集積
回路のチップサイズが増大し、あるいはシステム基板の
面積が増大しするという問題あった。また、信号線にデ
ータを入出力する入出力回路は各ビット毎に必要であ
る。このため、信号線の数が増えると、入出力回路の数
が増え、スイッチングによる充放電電流が増加するとい
う問題があった。すなわち、データのビット幅が増加す
るほど消費電流が増加してしまう。特に、バッテリーを
電源とする携帯電話等の携帯機器において、扱うデータ
量が大幅に増大してきている。データ量の増大は、これ
等携帯機器の動作時間に大きく影響するため、大きな問
題である。

【０００４】１本の信号線に複数ビットのデータを伝送
する技術として、特開平５−２２７０３５号公報および
特開平１０−１０７６８４号公報が開示されている。特
開平５−２２７０３５号公報では、パルス信号のパルス
幅および遷移エッジのタイミングの組み合わせで論理値
が表現される。しかしながら、２ビットのデータを表現
するのに４つのパラメータT1-T4を必要とするため、送
信回路および受信回路の構成は複雑になる。また、パラ
メータT1-T4毎にタイミング余裕が必要になるため、送
信回路および受信回路のタイミング設計は難しい。この
ため、パルス信号のサイクル時間を大きくする必要があ
る。

【０００５】特開平１０−１０７６８４号公報では、ス
ペクトル拡散通信方式において、時間的に隣接するフレ
ーム信号の発生する時間差によって、ディジタルデータ
を表現している。一般に、この種の伝送方式は、送受信
回路が複雑であり、消費電力も大きい。本発明の目的
は、少ない信号線で大量のデータを伝送できる入出力イ
ンタフェースおよび半導体集積回路を提供することにあ
る。

【０００６】本発明の別の目的は、データ転送レートを
下げることなく信号線の数を減らすことで、入力回路お
よび出力回路の数を減らし、消費電力を削減することに
ある。本発明のさらなる別の目的は、データ転送レート
を下げることなく信号線の数を減らすことで、信号線の
配線領域を削減することにある。

【０００７】

【課題を解決するための手段】請求項１の入出力インタ
フェースでは、複数の信号線上をそれぞれ伝達される複
数の信号の遷移エッジのタイミングの順序によって、論
理値を表現される。このため、遷移エッジのタイミング
の組み合わせによって、少ない信号線で大量のデータを
伝送できる。１回の信号の送信で大量のデータを伝送で
きるため、データの転送レートを大幅に向上できる。信
号線の本数が少なくて済むため、信号の出力回路（出力
バッファ）の数および入力回路（入力バッファ）の数を
減らすことができる。動作する回路が少なくなるため、
信号の送信側および受信側の双方において、消費電力を
小さくできる。また、信号線の本数が少なくて済むた
め、信号線の配線領域を小さくできる。

【０００８】遷移エッジのタイミングの差（相対値）で
論理を表現できるため、基準信号は必要ない。すなわ
ち、基準信号を信号の送信側および受信側で同期させる
必要がない。このため、信号の送信回路および受信回路
の構成を簡易にできる。また、信号を送信する回路およ
び信号を受信する回路とを別の半導体チップ上に形成す
ることで、半導体チップ間を配線される信号線の数を減
らすことができる。例えば、半導体チップがプリント基
板上に実装される場合、プリント基板の信号線領域を小
さくできる。この結果、プリント基板が小さくなるた
め、システムを小型化でき、システムのコストを低減で
きる。

【０００９】信号を送信する回路および信号を受信する
回路とを同じ半導体チップ上に形成することで、半導体
チップ内の配線領域を小さくできる。この結果、半導体
チップのチップサイズが小さくなり、チップコストを低
減できる。請求項２の入出力インタフェースでは、信号
の複数の遷移エッジを使用し、論理値が信号の各遷移エ
ッジのタイミングの順序を組み合わせて表現されるた
め、より大量のデータを伝送できる。

【００１０】請求項３の入出力インタフェースでは、パ
ルス信号の遷移エッジのタイミングの順序を用いて論理
値が表現される。この場合、パルス信号の前エッジまた
は後エッジのみを使用してもよく、パルス信号の前エッ
ジおよび後エッジの両方を使用してもよい。パルス信号
の前エッジおよび後エッジの両方を使用する場合、４本
の信号線で576通りの論理を表現できる。これは、２進
データの９ビット（512通り）を超えるものである。信
号線を３本以上で構成することで、２進データをそのま
ま伝送するより効率が高くできる。特に、データまたは
アドレス等のように、一般にビット数の多い信号に本発
明を適用すると、バス線の本数を大幅に削減することが
可能になるため、消費電力の大幅な削減および装置の小
型化が達成される。

【００１１】請求項４の半導体集積回路では、送信回路
は、複数の遅延段が縦続接続された遅延回路、選択回
路、およびエッジ生成回路を有している。遅延回路は、
初段の遅延段で基準信号を受け、各遅延段から基準信号
を遅延させたタイミング信号を出力する。選択回路は、
タイミング信号のいずれかを論理値に応じて信号線毎に
選択する。エッジ生成回路は、選択されたタイミング信
号に同期して、信号の遷移エッジを生成する。このよう
に、簡易な論理回路を構成することで、大量のデータを
伝送できる。

【００１２】パルス信号の前エッジおよび後エッジの両
方の組み合わせで論理を表現する場合、前エッジ用およ
び後エッジ用のタイミング信号をそれぞれ出力する遅延
回路と、前エッジ用および後エッジ用の選択回路を形成
すればよい。例えば、エッジ生成回路に、オープンドレ
インタイプの出力トランジスタを形成することで、バス
線に複数の送信回路を接続できる。送信回路に論理値を
デコードするデコーダを形成することで、選択回路は、
デコーダのデコード結果に応じて容易にタイミング信号
を選択できる。

【００１３】請求項５の半導体集積回路では、受信回路
は、複数の比較器を含む比較回路およびデコーダを含む
論理値生成回路を有している。比較回路は、信号の遷移
エッジのタイミングの順序を比較する。比較器は、互い
に異なる２つの信号を受けるフリップフロップ等で構成
できる。論理値生成回路は、デコーダ比較回路での比較
結果をデコードし、デコード結果に基づいて論理値を生
成する。この際、受信回路は、送信回路が転送した元の
論理値を復元してもよく、送信回路が転送した論理値と
は異なる論理値（例えば反転論理）を生成してもよい。
このように、簡易な論理回路を構成することで、大量の
データを伝送できる。

【００１４】請求項６の入出力インタフェースでは、信
号線上を伝達される信号の遷移エッジと基準タイミング
信号の遷移エッジとの時間差によって、論理値が表現さ
れる。このため、１本の信号線で複数ビットの論理値を
伝送できる。すなわち、少ない信号線で大量のデータを
伝送できる。１回の信号の送信で大量のデータを伝送で
きるため、データの転送ートを大幅に向上できる。した
がって、信号線の本数を従来に比べ減らすことができ
る。信号線の本数が少なくて済むため、信号の出力回路
（出力バッファ）の数および入力回路（入力バッファ）
の数を減らすことができる。動作する回路が少なくなる
ため、信号の送信側および受信側の双方において、消費
電力を小さくできる。また、信号線の本数が少なくて済
むため、信号線の配線領域を小さくできる。

【００１５】請求項７の入出力インタフェースおよび請
求項９、１０の半導体集積回路では、送信回路は、複数
ビットで表現される論理値をそれぞれ所定の遅延時間に
変換する。論理値は、基準タイミング信号に対して遅延
時間だけ遅れた信号として信号線に出力される。受信回
路は、信号線を介して伝達される信号の遷移エッジの基
準タイミング信号に対する遅延時間を検出し、この遅延
時間に応じて論理値を生成する。送信回路は、論理値に
応じた遅延時間だけ信号を遅らせればよい。受信回路
は、信号の基準タイミング信号に対する遅延時間を検出
するだけで論理値を生成できる。したがって、簡易な送
信回路で論理値を信号に変換し、簡易な受信回路で信号
を論理値に変換できる。受信回路は、送信回路が転送し
た元の論理値を復元してもよく、送信回路が転送した論
理値とは異なる論理値（例えば反転論理）を生成しても
よい。特に、データまたはアドレス等のように、一般に
ビット数の多い信号に本発明を適用すると、バス線の本
数を大幅に削減することが可能になるため、消費電力の
大幅な削減および装置の小型化が達成される。

【００１６】例えば、送信回路に可変遅延回路を形成
し、論理値に応じて可変遅延回路の遅延時間を変更する
ことで、送信する信号を生成してもよい。また、受信回
路において、基準タイミング信号と位相の異なる複数の
タイミング信号を生成する遅延回路と、受信した信号の
位相とタイミング信号の位相とをそれぞれ比較し、信号
の基準タイミング信号に対する遅延時間を検出する比較
回路とを形成することで、容易に論理値に生成できる。
このとき、比較回路に、信号を上記タイミング信号でそ
れぞれラッチする複数のラッチ回路を形成することで、
信号の位相を、ラッチ回路にそれぞれラッチされる論理
レベルによって表現できる。さらに、比較回路に簡易な
エンコーダを形成することで、ラッチ回路にラッチされ
た論理レベルに基づいて論理値を生成できる。

【００１７】送信回路と受信回路とを別の半導体チップ
上に形成することで、半導体チップ間を配線される信号
線の数を減らすことができる。例えば、半導体チップが
プリント基板上に実装される場合、プリント基板の信号
線領域を小さくできる。この結果、プリント基板が小さ
くなるため、システムを小型化でき、システムのコスト
を低減できる。

【００１８】送信回路および受信回路を同じ半導体チッ
プ上に形成することで、半導体チップ内の配線領域を小
さくできる。この結果、半導体チップのチップサイズが
小さくなり、チップコストを低減できる。請求項８の入
出力インタフェースでは、送信回路および受信回路が、
複数の半導体チップ上にそれぞれ形成されるため、少な
い信号線でデータの送受信ができる。このとき、各半導
体チップには、例えば、信号の受信用として、他の半導
体チップが出力する信号および基準タイミング信号をそ
れぞれ受信する第１入力回路および第２入力回路が形成
され、信号の送信用として、信号を出力する第１出力回
路、外部クロック信号に基づいて基準タイミング信号を
生成する信号生成回路、および基準タイミング信号を外
部に出力する第２出力回路が形成される。

【００１９】このとき、第１入力回路の入力および第１
出力回路の出力を共通の外部端子に接続し、信号線を双
方向にすることで、さらに信号線の本数を削減できる。
同様に、第２入力回路の入力および第２出力回路の出力
を共通の外部端子に接続し、基準タイミング信号の信号
線を双方向にすることで、さらに信号線の本数を削減で
きる。

【００２０】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の第１の基本原理を示
している（請求項１ないし請求項５に対応する）。ここ
では、４本のデータバス線（信号線）DA、DB、DC、DDを
使用して装置１０から装置１２にデータを伝送する例に
ついて説明する。装置１０のデータの送信回路１４は、
低レベルのパルス（以下、Ｌパルスと称する）をデータ
バス線DA、DB、DC、DDに出力する。データの論理値は、
Ｌパルスにおける遷移エッジのタイミングの順序で表現
される。すなわち、Ｌパルスの前エッジ（ダウンエッ
ジ）の組み合わせで２４通りの論理が表現され、Ｌパル
スの後エッジ（アップエッジ）の組み合わせでさらに２
４通りの論理が表現される。前エッジと後エッジの組み
合わせることで、576通りの論理を表現できる。これ
は、２進データの９ビット（512通り）を超えるもので
ある。換言すれば、本発明では、４本のデータバス線D
A、DB、DC、DDを使用するだけで９ビット以上のデータ
を送信できる。

【００２１】データバス線DA-DDに出力される信号の前
エッジ間の最小間隔および後エッジ間の最小間隔は、tD
1に設定され、最も近接する前エッジと後エッジの間隔
は、tD2に設定されている。このように、データバス線D
A-DDに出力される信号の前エッジ同士および後エッジ同
士は、一致することはなく、かつ最も近接する前エッジ
および最も近接する後エッジは、それぞれ間隔tD1を有
している。間隔tD1は、遷移エッジの順序を判定可能な
値に設定され、間隔tD2は、最もパルス幅の小さい信号
においても前エッジおよび後エッジを識別可能な値に設
定されている。具体的には、間隔tD1、tD2は、送信回路
１１４、受信回路１６、および伝送路（この例では、デ
ータバス線DA-DD）の特性に応じて設定される。

【００２２】一方、装置１２のデータの受信回路１６
は、データバス線DA、DB、DC、DDを介して転送される信
号の前エッジおよび後エッジのタイミングの順序を判定
し、論理値を生成する。ここで、受信回路１６は、装置
１０で扱われる論理値（元の論理値）を復元してもよ
く、装置１２で扱う固有の論理値（例えば、元の論理値
の反転データ）を生成してもよい。

【００２３】信号の遷移エッジの相対的な順序で論理を
表現するため、装置１０、１２間において、基準信号等
を使用して伝達する信号の同期を取る必要はない。した
がって、装置１０のデータ送信回路１４および装置１２
のデータ受信回路１６のタイミング設計が容易になる。
データバス線上を伝達される信号のスキューの問題は、
データバス線の配線長を揃えることで容易に解決でき
る。この結果、簡易な送信回路１４および受信回路で、
大量のデータを確実に伝達できる。

【００２４】なお、パルス信号の前エッジおよび後エッ
ジの順序で論理を表現する場合、５本のデータバス線を
使用することで、14400通り（(５×４×３×２)²）の論
理を表現できる。これは、２進データの１３ビット（81
92通り）を超えるものである。図２ないし図１２は、本
発明の入出力インタフェースおよび半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
ないし請求項５に対応している。図において複数本で構
成される信号線は、太線で示している。

【００２５】入出力インタフェースは、図１に示した装
置１０のデータ送信回路１４、装置１２のデータ受信回
路１６、および装置１０から装置１２にデータを転送す
るデータバスDA、DB、DC、DDにより構成されている。例
えば、装置１０は、マイクロコンピュータであり、装置
１２は、DRAM等の半導体メモリデバイスである。すなわ
ち、装置１０、１２は、別の半導体チップとして、シス
テム基板等に実装されている。装置１０、１２間には、
図１に示した以外にも制御信号、アドレス信号を伝達す
る信号線が配線されている。

【００２６】図２は、装置１０の送信回路１４の詳細を
示している。送信回路１４は、プリデコーダ１８、遅延
回路２０、選択回路２２、２４、およびエッジ生成回路
２６を有している。プリデコーダ１８は、９ビットの論
理値D8-D0をデコードし、デコード信号を出力してい
る。

【００２７】遅延回路２０は、縦続接続された７つの遅
延段２０ａを有している。初段の遅延段２０ａは、基準
信号STDを受けている。基準信号STDは、高レベルのパル
ス信号である。各遅延段２０ａは、基準信号STDを順次
遅延させ、タイミング信号N2-N8として出力している。
また、遅延回路２０は、基準信号STDをタイミング信号N
1として出力している。すなわち、遅延回路２０は、遷
移エッジの互いに異なる複数のタイミング信号N1-N8を
生成するタイミング信号生成回路として動作する。遅延
段２０ａ内の記号tD1、tD2は、それぞれ図１の間隔（遅
延段２０ａの遅延時間）を示している。

【００２８】選択回路２２は、送信回路１４が出力する
Ｌパルス信号の前エッジのタイミングを設定する回路で
ある。選択回路２２は、デコーダDEC1-DEC4およびセレ
クタSEL1-SEL4を有している。デコーダDEC1-DEC4は、デ
コード信号を使用してセレクタSEL1-SEL4を動作させる
選択信号を生成する。デコーダDEC1-DEC4の論理は、後
述する変換テーブルに従って決められている。各セレク
タSEL1-SEL4は、選択信号に応じてタイミング信号N1-N4
をノードNDD、NCD、NBD、NADのいずれかに出力する。

【００２９】選択回路２４は、送信回路１４が出力する
Ｌパルス信号の後エッジのタイミングを設定する回路で
ある。選択回路２４は、デコーダDEC5-DEC8およびセレ
クタSEL5-SEL8を有している。デコーダDEC5-DEC8は、デ
コード信号を使用してセレクタSEL5-SEL8を動作させる
選択信号を生成する。デコーダDEC5-DEC8の論理は、後
述する変換テーブルに従って決められている。各セレク
タSEL5-SEL8は、選択信号に応じてタイミング信号N5-N8
をノードNDD、NCD、NBD、NADのいずれかに出力する。ノ
ードNDD、NCD、NBD、NADは、それぞれデータバス線DD、
DC、DB、DAに対応するノードである。

【００３０】エッジ生成回路２６は、ノードNDD、NCD、
NBD、NADにそれぞれ対応する４つのエッジ生成部２６ａ
を有している。エッジ生成部２６ａは、ノードNDD、NC
D、NBD、NADに伝達されたタイミング信号N1-N4にそれぞ
れ同期して、データバス線DD、DC、DB、DAに出力するＬ
パルス信号の前エッジを生成する。また、エッジ生成部
２６ａは、ノードNDD、NCD、NBD、NADに伝達されたタイ
ミング信号N5-N8にして、データバス線DD、DC、DB、DA
に出力するＬパルス信号の後エッジを生成する。

【００３１】図３は、図２のプリデコーダ１８の詳細を
示している。プリデコーダ１８は、論理値D8-D7に応じ
て４つのデコード信号を生成するデコード回路と、論理
値D6-D5に応じて４つのデコード信号を生成するデコー
ド回路と、論理値D4に応じて２つのデコード信号を生成
するデコード回路と、論理値D3に応じて２つのデコード
信号を生成するデコード回路と、論理値D2-D1に応じて
４つのデコード信号を生成するデコード回路と、論理値
D0に応じて２つのデコード信号を生成するデコード回路
とを有している。図中の記号"/"は、負論理を示してい
る。各デコード回路は、論理値（例えばD8-D7）が図中
の枠内に示した論理であるときに、対応するデコード信
号を高レベルにする。

【００３２】図４は、９ビットの論理値D8-D0をデータ
バス線DA-DDに出力するＬパルス信号に変換するための
変換テーブルを示している。"エッジの順番"は、データ
バス線DA-DDに出力するＬパルス信号の前エッジまたは
後エッジのタイミングの順序を示している。例えば、番
号0の"ABCD"は、データバス線DA、DB、DC、DDの順にＬ
パルス信号の前エッジ（または後エッジ）が変化するこ
とを示し、番号7の"BADC"は、データバス線DB、DA、D
D、DCの順にＬパルス信号の前エッジ（または後エッ
ジ）が変化することを示している。

【００３３】本実施形態では、図１で説明したように、
４本のデータバス線DA-DDを使用してデータを転送す
る。このため、Ｌパルス信号の前エッジおよび後エッジ
の組み合わせは、番号0から番号23までそれぞれ２４通
りある。４つのＬパルス信号では、576通りの論理値を
表現できる。しかし、この値は、２進数では表現できな
い。実際に転送するデータは、512通り（９ビット）で
あるため、図に示した論理L1と論理L2を使用し、論理値
D8-D0に応じてセレクタSEL1-SEL8を動作させるための制
御信号を生成している。図中の"11bar"は、論理値D8-D7
が"11"以外であることを示している。

【００３４】論理L1は、論理値D8-D0が"000000000"-"10
1111111"のときに使用され、論理L2は、論理値D8-D0が"
110000000"-"111111111"のときに使用される。例えば、
論理値D8-D0"001011000"は、論理L1に含まれる。このた
め、図中太い実線で示したように、前エッジの順番は、
番号5の"ADCB"になり、後エッジの順番は、番号8の"BCA
D"になる。一方、論理値はD8-D0"111010011"は、論理L2
に含まれる。図中太い破線で示したように、前エッジの
順番は、番号5の"ADCB"になり、後エッジの順番は、番
号19の"DACB"になる。なお、変換テーブルは図４に限定
されることはない。論理値D8-D0とエッジの順番との対
応を変えることで別の変換テーブルを形成してもよい。

【００３５】図５は、図１のデコーダDEC1およびセレク
タSEL1の詳細を示している。デコーダDEC1は、転送する
論理値D8-D0に応じて４つの出力のいずれかを高レベル
にする。セレクタSEL1は、デコーダDEC1の出力信号に応
じて、タイミング信号N1の信号線とノードNAD-NDDとを
それぞれ接続する４つのCMOS伝達ゲートのいずれかをオ
ンする。この結果、タイミング信号N1は、図４に示した
変換テーブルに従ってノードNAD-NDDのいずれかに出力
される。図５に示したデコーダDEC1は、図４の変換テー
ブルを比較的少ない素子数で論理を実現するための一例
に過ぎない。同じ論理を実現するための回路は、他にも
多数ある。特に図示しないが、デコーダDEC2-DEC4およ
びセレクタSEL2-SEL4も、デコーダDEC1およびセレクタS
EL1と同様に構成されている。

【００３６】図６は、図１のデコーダDEC5およびセレク
タSEL5の詳細を示している。デコーダDEC5は、転送する
論理値D8-D0に応じて４つの出力のいずれかを高レベル
にする。セレクタSEL5は、デコーダDEC5の出力信号に応
じて、タイミング信号N5の信号線とノードNAU-NDUとを
それぞれ接続する４つのCMOS伝達ゲートのいずれかをオ
ンする。この結果、タイミング信号N5は、図４に示した
変換テーブルに従ってノードNAU-NDUのいずれかに出力
される。

【００３７】図７は、図１のエッジ生成回路２６内のエ
ッジ生成部２６ａの詳細を示している。エッジ生成部２
６ａは、ノードNAD（またはNBD、NCD、NCD）に伝達され
たタイミング信号N1-N4のいずれかの立ち上がりエッジ
に同期してＬパルスを生成するＬパルス生成回路と、ノ
ードNAU（またはNBU、NCU、NCU）に伝達されたタイミン
グ信号N5-N8のいずれかの立ち上がりエッジに同期して
Ｈパルス信号を生成するＨパルス生成回路と、電源線と
接地線の間に直列に接続されたpMOSトランジスタ（Ｌパ
ルス生成回路の出力で制御される）およびnMOSトランジ
スタ（Ｈパルス生成回路の出力で制御される）と、pMOS
トランジスタおよびnMOSトランジスタの出力をラッチす
るラッチ回路と、pMOSトランジスタおよびnMOSトランジ
スタの出力で制御されるオープンドレインタイプの出力
トランジスタ（出力回路）とを有している。出力トラン
ジスタの出力は、例えば50Ωの終端抵抗を介して電源線
に接続されたデータバス線DA（またはDB、DC、DD）に接
続されている。

【００３８】データバス線DA（またはDB、DC、DD）は、
タイミング信号N1-N4のいずれかの立ち上がりエッジに
同期して低レベルに変化し、タイミング信号N5-N8のい
ずれかの立ち上がりエッジに同期して高レベルに変化す
る。すなわち、選択されたタイミング信号に同期した前
エッジおよび後エッジを有するＬパルス信号がデータバ
ス線DA-DDに出力される。この結果、４本のデータバス
線DA-DDを使用するだけで512通りの論理値D8-D0を送信
できる。

【００３９】図８は、装置１２内の受信回路１６の詳細
を示している。受信回路１６は、入力回路２８、比較回
路３０、３２、転送回路３４、３６、およびデコーダ３
８を有している。入力回路２８は、データバス線DA-DD
を介して伝達されたＬパルス信号を受ける４つの入力バ
ッファを有している。入力バッファは差動アンプで構成
されており、一方の入力でＬパルス信号を受け、他方の
入力で参照電圧VREFを受けている。入力バッファは、受
信した信号を正論理の正信号PA2、PB2、PC2、PD2として
それぞれ出力される。正信号PA2、PB2、PC2、PD2は、イ
ンバータで反転され、負論理の負信号NA2、NB2、NC2、N
D2として出力される。

【００４０】比較回路３０は、２つのＬパルス信号の後
エッジ（アップエッジ）のタイミングの順序を比較する
６つの比較器３０ｂ（第２比較器）を有している。比較
器３０ｂ内に記載した"(CD)"等は、その比較器３０ｂが
比較するＬパルス信号を伝達するデータバス線の記号を
示している。比較器３０ｂは、比較結果を相補の信号と
して出力する。

【００４１】比較回路３２は、２つのＬパルス信号の前
エッジ（ダウンエッジ）のタイミングの順序を比較する
６つの比較器３２ｂ（第１比較器）を有している。比較
器３２ｂ内に記載した"(CD)"等は、その比較器３２ｂが
比較するＬパルス信号を伝達するデータバス線の記号を
示している。比較器３２ｂは、比較結果を相補の信号と
して出力する。

【００４２】転送回路３４は、比較器３０ｂから出力さ
れる相補の信号を、転送信号TR2に同期してデコーダ３
８に転送する。転送信号TR2は、正信号PA2、PB2、PC2、
PD2のAND論理で生成される。すなわち、転送信号TR2
は、４つのＬパルス信号のうち、タイミングが最も遅い
後エッジに合わせて出力される。転送回路３６は、比較
器３２ｂから出力される相補の信号を、転送信号TR1に
同期してデコーダ３８に転送する。転送信号TR1は、負
信号NA2、NB2、NC2、ND2のAND論理で生成される。すな
わち、転送信号TR1は、４つのＬパルス信号のうち、タ
イミングが最も遅い前エッジに合わせて出力される。

【００４３】例えば、転送回路３４が出力する相補の転
送信号S2-6X、S2-6Zは、対応する比較器３０ａにおい
て、データバス線DC上のＬパルス信号の後エッジが、デ
ータバス線DD上のＬパルス信号の後エッジよりタイミン
グが早いと判定されたとき、それぞれ低レベル、高レベ
ルになる。転送回路３６が出力する相補の転送信号につ
いても同様である。また、デコーダ３８の枠内に示した
記号A、B、C、Dは、その記号を指す転送回路からの転送
信号が高レベルのとき、記号に対応するＬパルス信号の
遷移エッジのタイミングが早いことを示している。ここ
で、記号A、B、C、Dは、それぞれ、データバス線DA、D
B、DC、DDを伝達されるＬパルス信号に対応している。

【００４４】デコーダ３８は、比較器３０ｂ、３２ｂか
ら出力される比較結果（転送信号）に応じて送信回路１
４から送られた論理を復元し、論理値D8-D0として出力
する。図９は、図８の比較器３０ｂ、２３ｂの詳細を示
している。比較器３０ｂ、３２ｂは、２入力のNANDゲー
トの入力と出力を接続したRSフリップフロップで構成さ
れている。NANDゲートの出力は、インバータを介して出
力端子に接続されている。例えば、入力IN1が先に高レ
ベルに変化すると出力OUT1、OUT2がそれぞれ高レベル、
低レベルになり、入力IN2が先に高レベルに変化すると
出力OUT1、OUT2がそれぞれ低レベル、後レベルになる。

【００４５】図１０は、データバス線DA-DDを介して受
信したＬパルス信号を元の論理値D8-D0に復元するため
の変換テーブルを示している。"番号"、"エッジの順
番"、"論理L1"、"論理L2"は、図４に示した変換テーブ
ルと同じである。例えば、前エッジおよび後エッジの"
エッジの順番"が、それぞれ"ADCB（番号5）"および"BCA
D（番号8）"のとき、比較器３２ｂ、３０ｂの出力は、"
111000"、"001111"になる。ここで、比較器３２ｂの出
力"111000"は、図８に示した正論理の転送信号S1-1Z、S
1-2Z、S1-3Z、S1-4Z、S1-5Z、S1-6Zの論理レベルを示し
ている。同様に、比較器３０ｂの出力"001111"は、図８
に示した正論理の転送信号S2-1Z、S2-2Z、S2-3Z、S2-4
Z、S2-5Z、S2-6Zの論理レベルを示している。そして、
図中太い実線で示したように、デコーダ３８によって元
の論理値D8-D0＝"001011000"が復元される。

【００４６】また、前エッジおよび後エッジの"エッジ
の順番"が、それぞれ"ADCB（番号5）"および"DACB（番
号19）"のとき、比較器３２ｂ、３０ｂの出力は、"1110
00"、"110000"になる。このとき、図中太い破線で示し
たように、デコーダ３８によって元の論理値D8-D0＝"11
1010011"が復元される。図１１および図１２は、図８の
デコーダ３８の詳細を示している。図１１は、論理値D4
-D8を復元するための論理回路を示している。図１２
は、論理値D0-D3を復元するための論理回路を示してい
る。これ等論理回路は、図１０の変換テーブルに従って
構成されている。図１１および図１２に示した論理回路
は、図１０の変換テーブルを比較的少ない素子数で論理
を実現するための一例に過ぎない。同じ論理を実現する
ための回路は、他にも多数ある。

【００４７】以上、本実施形態では、複数のデータバス
線DA-DD上をそれぞれ伝達される複数の信号の遷移エッ
ジのタイミングの順序によって、論理値を表現した。こ
のため、少ない信号線で大量のデータを伝送できる。１
回の信号の送信で大量のデータを伝送できるため、デー
タの転送レートを大幅に向上できる。具体的には、パル
ス信号の前エッジおよび後エッジ（複数の遷移エッジ）
のタイミングの順序を用いて論理値を表現した。このた
め、４本の信号線で576通りの論理を表現できる。これ
は、２進データの９ビット（512通り）を超えるもので
ある。

【００４８】データバス線DA-DDの本数が少なくて済む
ため、信号の出力回路（出力バッファ）の数および入力
回路（入力バッファ）の数を減らすことができる。動作
する回路が少なくなるため、信号の送信側および受信側
の双方において、消費電力を小さくできる。また、デー
タバス線DA-DDの本数が少なくて済むため、その配線領
域を小さくできる。

【００４９】遷移エッジのタイミングの差（相対値）で
論理を表現できるため、基準信号は必要ない。すなわ
ち、基準信号を信号の送信側および受信側で同期させる
必要がない。このため、送信回路１４および受信回路１
６の構成を簡易にできる。また、送信回路１４および受
信回路１６を別の半導体チップ上に形成した。半導体チ
ップがプリント基板上に実装される場合、プリント基板
の信号線領域を小さくできる。この結果、プリント基板
が小さくなるため、システムを小型化でき、システムの
コストを低減できる。

【００５０】信号の遷移エッジのタイミングの順序によ
って、論理値を表現できるため、送信回路１４および受
信回路１６とも、簡易な論理回路を構成することで大量
のデータを伝送できる。具体的には、装置１０のデータ
送信回路１４は、転送するデータの論理値に応じてＬパ
ルスを生成すればよい。このため、送信回路１４は、単
純な論理回路で構成できる。装置１２の受信回路１６
は、受信した信号のエッジを互いに比較し、どちらのエ
ッジが早いかを判定すればよい。このため、デ受信回路
１６も、単純な論理回路で構成できる。送信回路１４お
よび受信回路１６の回路規模を小さくできるため、これ
等回路を搭載する半導体集積回路のチップサイズを小さ
くできる。

【００５１】エッジ生成回路２６に、オープンドレイン
タイプの出力トランジスタを形成したので、データバス
線？DA-DDに複数の送信回路１４を接続できる。図１３
は、本発明の第２の基本原理を示している（請求項６な
いし請求項１０に対応する）。ここでは、基準タイミン
グ信号CLK（クロック信号）を伝達するクロック信号線
（CLK）および１本のデータバス線（信号線）DATAを使
用して送信回路４０から受信回路４２にデータを転送す
る例について説明する。

【００５２】送信回路４０は、基準タイミング信号CLK
のアップエッジに対して所定時間遅延した信号SIGを出
力する。データの論理値は、基準タイミング信号CLKの
遷移エッジに対する信号SIGの遷移エッジの遅延時間
（時間差）で表現される。この例では、４通りの遅延時
間を設定することで、１本の信号線で２ビットのデータ
を転送できる。

【００５３】信号SIGの遷移エッジは、そのタイミング
差が、それぞれ4nsに設定されている。この差は、送信
回路４０、受信回路４２、および伝送路（この例では、
データバス線DATA）の特性に応じて設定される。基準タ
イミング信号CLKと信号SIGは、基準タイミング信号CLK
自体を論理値に応じて所定時間遅延させることで生成さ
れる。信号SIGの遷移エッジは、例えば、基準タイミン
グ信号CLKの遷移エッジに対してそれぞれ6ns、10ns、14
ns、18ns遅れている。

【００５４】一方、受信回路４２は、基準タイミング信
号CLKおよび信号SIGを受け、信号SIGの遷移エッジと基
準タイミング信号CLKの遷移エッジとの時間差（遅延時
間）を検出する。そして、この差に応じて論理値が生成
される。ここで、受信回路４２は、送信回路４０で扱わ
れる論理値（元の論理値）を復元してもよく、受信回路
４２で扱う固有の論理値（例えば、元の論理値の反転デ
ータ）を生成してもよい。

【００５５】このように、１本のデータバス線DATAで複
数ビットのデータが送受信される。送信回路４０と受信
回路４２との間に配線されるデータバス線の本数を減ら
すことができるため、データの入力回路および出力回路
の数を減らすことができる。この結果、消費電力を減ら
すことができる。入力回路および出力回路の数が減るた
め、これ等回路を搭載する半導体集積回路のチップサイ
ズを小さくできる。データバス線の本数が減るため、そ
の配線領域を減らすことができる。

【００５６】上述した例では、２ビットのデータを転送
する場合の説明をしたが、遅延時間の設定数を増やすこ
とで３ビット以上のデータを転送する場合にも容易に適
用できる。３ビットのデータを転送する場合、８種類の
遅延時間を設定すればよい。図１４は、本発明の入出力
インタフェースおよび半導体集積回路の第２の実施形態
を示している。この実施形態は、請求項６、請求項７、
請求項９、および請求項１０に対応している。図におい
て、複数本で構成される信号線は、太線で示している。

【００５７】入出力インタフェースは、図１３に示した
送信回路４０、受信回路４２、およびデータバスDATAに
より構成されている。例えば、送信回路４０および受信
回路４２は、同一のクロック同期式の半導体メモリデバ
イス（半導体集積回路）内に形成されている。受信回路
４２は、データの出力パッド付近に配置されている。送
信回路４０は、メモリコア（図示せず）から読み出され
る複数ビットのデータDT0、DT1を受信し、その論理に対
応する信号SIGをデータバス線DATAに出力する。受信回
路４２は、データバス線DATAを介して受信した信号SIG
を元の２ビットデータに復元し、データ出力回路（周辺
回路）等に出力する。データバス線DATAは、メモリコア
の端から出力パッド付近まで配線されており、その配線
長は長い。

【００５８】送信回路４０は、デコーダ４４、可変遅延
回路４６、および出力部４８を有している。デコーダ４
４は、メモリコアから読み出されるデータDT0、DT1をデ
コードし、デコード結果（論理値に対応）を可変遅延回
路４６に出力する。可変遅延回路４６は、基準タイミン
グ信号TZをデコード結果に応じて所定時間遅延させ、遅
延させた信号を出力部４８に出力する。出力部４８は、
受けた信号を信号SIGとしてデータバス線DATAに出力す
る。基準タイミング信号TZは、例えば、外部から供給さ
れるクロック信号に同期した内部クロック信号である。

【００５９】受信回路４２は、遅延回路５０、ラッチ５
２ａ、５２ｂ、５２ｃ、およびエンコーダ５４を有して
いる。遅延回路５０は、基準タイミング信号TZを受信
し、この基準タイミング信号TZと位相の異なる４つのタ
イミング信号TDZ1、TDZ2、TDZ3、TDZ4を生成する。ラッ
チ５２ａ、５２ｂ、５２ｃは、それぞれタイミング信号
TDZ1、TDZ2、TDZ3に同期して信号SIGをラッチする。エ
ンコーダ５４は、ラッチ５２ａ、５２ｂ、５２ｃにラッ
チされた信号SIGの論理レベルに基づいて２ビットの論
理値RDT0、RDT1を生成する。この実施形態では、論理値
RDT1、RDT2は論理値DT0、DT1と同じである。すなわち、
受信回路４２は、メモリコアから読み出された元のデー
タを復元する。なお、受信回路４２で生成する論理値RD
T0、RDT1は、元の論理値DT0、DT1と異なっていてもよ
い。例えば、受信回路４２は、元の論理値の反転論理を
生成してもよい。

【００６０】このように、ラッチ５２ａ、５２ｂ、５２
ｃおよびエンコーダ５４は、送信回路４０から伝送され
る信号SIGの位相とタイミング信号TDZ1-TDZ4とをそれぞ
れ比較し、信号SIGの基準タイミング信号TZに対する遅
延時間を検出する比較回路として動作する。なお、受信
回路４２が受ける基準タイミング信号TZは、送信回路４
０が受ける基準タイミング信号TZに対して、データバス
線DATAの負荷に対応する分だけ遅れて供給される。

【００６１】図１５は、図１４の送信回路４０の詳細を
示している。デコーダ４４は、メモリコアから読み出さ
れた論理値DT0、DT1をリードアンプ４０ａを介して受信
し、受信したデータをデコードする。すなわち、論理値
DT0、DT1に応じて、デコード信号T0、T1、T2、T3のいず
れかが低レベルに変化する。可変遅延回路４６は、縦続
接続された４つの遅延段４６ａ、４６ｂ、４６ｃ、４６
ｄと、デコード信号T0-T3でそれぞれ制御されるスイッ
チ回路４６ｅ、４６ｆ、４６ｇ、４６ｈとを有してい
る。遅延段４６ａ-４６ｄは、それぞれ基準タイミング
信号TZを所定時間遅らせた遅延信号DLY1、DLY2、DLY3、
DLY4を出力する。遅延段４６ａ-４６ｄの遅延時間は、
ほぼ4nsに設定されている。したがって、遅延信号DLY1-
DLY4は、基準タイミング信号TZに対して順次4nsずつ遅
れて出力される。

【００６２】スイッチ回路４６ｅ-４６ｈは、CMOS伝達
ゲートおよびCMOS伝達ゲートを制御するインバータで構
成されている。スイッチ回路４６ｅ-４６ｈは、一方の
端子で遅延信号DLY1-DLY4をそれぞれ受け、他方の端子
を出力部４８に接続している。そして、遅延信号DLY1-D
LY4のいずれかが、デコード信号T0-T3に応じて出力部４
８に出力される。

【００６３】出力部４８は、可変遅延回路４６から出力
される遅延信号をラッチするラッチ回路４８ａと出力バ
ッファ４８ｂとを有している。図１３に示したタイミン
グを有する信号SIGは、ラッチ回路４８ａにラッチさ
れ、出力バッファ４８ｂから出力される。図１６は、図
１４の受信回路４２における遅延回路５０およびラッチ
回路５２ａ、５２ｂ、５２ｃの詳細を示している。遅延
回路５０は、縦続接続された４つの遅延段５０ａ、５０
ｂ、５０ｃ、５０ｄを有している。遅延段５０ａ-５０
ｄは、それぞれ基準タイミング信号TZを所定時間遅らせ
たタイミング信号TDZ1、TDZ2、TDZ3、TDZ4を出力する。
遅延段５０ａの遅延時間は、ほぼ8nsに設定され、遅延
段５０ｂ-５０ｄの遅延時間は、ほぼ4nsに設定されてい
る。したがって、タイミング信号TDZ1、TDZ2、TDZ3、TD
Z4は、基準タイミング信号TZに対してそれぞれ8ns、12n
s、16ns、20ns遅れて出力される。

【００６４】ラッチ回路５２ａ、５２ｂ、５２ｃは、CM
OS伝達ゲート、CMOS伝達ゲートを制御するインバータ、
およびラッチで構成されている。ラッチ回路５２ａは、
タイミング信号TDZ1の立ち上がりエッジに同期して信号
SIGの論理レベルをラッチする。ラッチ回路５２ｂは、
タイミング信号TDZ2の立ち上がりエッジに同期して信号
SIGの論理レベルをラッチする。ラッチ回路５２ｃは、
タイミング信号TDZ3の立ち上がりエッジに同期して信号
SIGの論理レベルをラッチする。このため、信号SIGの立
ち上がりエッジが、タイミング信号の立ち上がりエッジ
に対して早いとき、そのラッチ回路には高レベルがラッ
チされる。信号SIGの立ち上がりエッジが、タイミング
信号の立ち上がりエッジに対して遅いとき、そのラッチ
回路には低レベルがラッチされる。

【００６５】上述したように、タイミング信号TDZ1-TDZ
3の基準タイミング信号TZに対する遅れは、それぞれ8n
s、12ns、16nsであり、信号SIGの基準タイミング信号TZ
に対する遅れは、6ns、10ns、14ns、18nsのいずれかで
ある。すなわち、この実施形態では、ラッチ回路５２ａ
-５２ｃが正しく動作するためのタイミング余裕は、2ns
に設定されている。ラッチ回路５２ａ-５２ｃにラッチ
されたデータは、それぞれラッチ信号L1、L2、L3および
その反転信号/L1、/L2、/L3として出力される。

【００６６】図１７は、図１４の受信回路４２における
エンコーダ５４の詳細を示している。エンコーダ５４
は、ラッチ信号L1、L2、L3、/L1、/L2、/L3をデコード
するデコーダ５６と、デコーダ５６のデコード結果に応
じて２ビットの論理値を生成するデータ生成回路５８と
を有している。デコーダ５６は、図１４の送信回路４０
から転送される論理値DT1、DT0に応じてデコード信号T
5、T6、T7、T8のいずれかを低レベルにする。例えば、
図中の括弧内に示したように、論理値DT1、DT0が"00"の
ときデコード信号T5が低レベルに変化し、論理値DT1、D
T0が"01"のときデコード信号T6が低レベルに変化する。

【００６７】データ生成回路５８は、NAND回路５８ａ、
５８ｂ、５８ｃ、５８ｄと、CMOS伝達ゲート５８ｅ、５
８ｆ、５８ｇ、５８ｈと、ラッチ５８ｉ、５８ｊと、ス
イッチ回路５８ｋ、５８ｌと、ラッチ５８ｍ、５８ｎと
を有している。NAND回路５８ａ-５８ｄは、タイミング
信号TDZ4の低レベル時に動作してデコード信号T5-T8の
論理演算をし、タイミング信号TDZ4の高レベル時に非活
性化されて低レベルを出力する。すなわち、タイミング
信号TDZ4の立ち上がりエッジに同期してエンコードされ
るデータが決定する。タイミング信号TDZ4は、図１６に
示したように、最も遅いタイミング信号TDZ3をさらに遅
延させた信号である。このため、データ生成回路５８
は、タイミング信号TDZ4を用いることで、受信したデー
タを高速かつ確実にエンコードできる。

【００６８】CMOS伝達ゲート５８ｅ-５８ｈは、NAND回
路５８ａ-５８ｄの出力によりそれぞれ制御されてい
る。ノードND0は、CMOS伝達ゲート５８ｅのオンにより
高レベルに変化し、CMOS伝達ゲート５８ｆのオンにより
低レベルに変化する。ノードND1は、CMOS伝達ゲート５
８ｇのオンにより高レベルに変化し、CMOS伝達ゲート５
８ｈのオンにより低レベルに変化する。

【００６９】ラッチ５８ｉ、５８ｊは、それぞれノード
ND0、ND1の論理レベルを反転した値を保持する。スイッ
チ回路５８ｋ、５８ｌは、タイミング信号TDZ4の高レベ
ル時にオンし、ラッチ５８ｉとラッチ５８ｍおよびラッ
チ５８ｌとラッチ５８ｎをそれぞれ接続する。ラッチ５
８ｍ、５８ｎは、ラッチした値を反転し、論理値RDT0、
RDT1として出力する。論理値RDT0、RDT1は、ノードND
0、ND1と同じ論理レベルである。

【００７０】図１８は、送信回路４０および受信回路４
２の動作を示している。送信回路４０は、チップの外部
から供給される外部クロック信号CLKを使用して基準タ
イミング信号TZを生成している。説明を簡単にするた
め、送信回路４０および受信回路４２で使用する基準タ
イミング信号TZのタイミングを同一にしている。実際に
は、受信回路４２で使用する基準タイミング信号TZのタ
イミングは、データバス線DATAの負荷に合わせて遅延さ
れている。

【００７１】メモリコアから読み出されたデータは、外
部クロック信号CLKに同期して受信回路４２に伝達さ
れ、次の外部クロック信号CLKに同期してチップの外部
に出力される。この例では、０番目-３番目の外部クロ
ック信号CLKに同期して、それぞれデータ（論理値DT1、
DT0）"00"、"01"、"10"、"11"が受信回路４２に伝達さ
れる。

【００７２】まず、送信回路４０において、０番目の基
準タイミング信号TZの立ち上がりエッジに同期して図１
５のリードアンプ４０ａが動作し、データDT0、DT1のレ
ベルを増幅する。デコーダ４４は、増幅されたデータDT
0、DT1（＝"00"）をデコードし、デコード信号T0のみ低
レベルに変化させる（図１８（ａ））。図１５の可変遅
延回路４６は、基準タイミング信号TZに同期して、順次
遅延信号DLY1-DLY4を出力する（図示せず）。可変遅延
回路４６のスイッチ回路４６ｅは、デコード信号T0に応
じてオンし、遅延信号DLY1を出力部４８に伝達する。そ
して、論理値に応じた信号SIGが、送信回路４０から出
力される（図１８（ｂ））図１６の受信回路４２内の遅
延回路５０は、基準タイミング信号TZに同期して、タイ
ミング信号TDZ1-TDZ4を順次出力する（図１８（ｃ）、
（ｄ））。伝送された信号SIGの立ち上がりエッジのタ
イミングは、タイミング信号TDZ1-TDZ4の立ち上がりエ
ッジのタイミングより早い。このため、ラッチ回路５２
ａ、５２ｂ、５２ｃは、それぞれ高レベルの信号SIGを
取り込み、高レベルのラッチ信号L1-L3および低レベル
のラッチ信号/L1-/L3を出力する（図示せず）。

【００７３】図１７のエンコーダ５４内のデコーダ５６
は、ラッチ信号L1-L3、/L1-/L3をデコードし、デコード
信号T5のみ低レベルに変化させる（図１８（ｅ））。デ
コード信号T5の変化により、データ生成回路５８のNAND
回路５８ｂ、５８ｄの出力が高レベルに変化し、CMOS伝
達ゲート５８ｆ、５８ｈがオンする。この結果、ノード
ND0、ND1は、ともに低レベルに変化し、論理値RDT0、RD
T1は、低レベルに変化する（図１８（ｆ））。すなわ
ち、メモリコアから読み出されたデータが、受信回路４
２で復元される。この後、論理値RDT0、RDT1は、１番目
の外部クロック信号CLKに同期して読み出しデータとし
て外部に出力される。

【００７４】この後、０番目のクロックサイクルと同様
に、１番目-３番目の外部クロック信号CLKに同期して、
論理値"01"、"10"、"11"が、送信回路４０から受信回路
４２に伝送される。以上、この実施形態では、データバ
ス線DATA上を伝達される信号SIGの遷移エッジと基準タ
イミング信号TZの遷移エッジとの時間差によって、論理
値を表現した。このため、１本の信号線で複数ビットの
論理値を伝送できる。したがって、信号線の本数を従来
に比べ減らすことができる。信号線の本数が少なくて済
むため、信号の出力回路（出力バッファ）の数および入
力回路（入力バッファ）の数を減らすことができる。動
作する回路が少なくなるため、信号の送信側および受信
側の双方において、消費電力を小さくできる。

【００７５】信号線の本数が少なくて済むため、信号線
の配線領域を小さくできる。特に、データまたはアドレ
ス等のように、一般にビット数の多い信号に本発明を適
用すると高い効果を得られる。簡易な送信回路４０で論
理値を信号に変換し、簡易な受信回路４２で信号を論理
値に変換できる。送信回路４０および受信回路４２を同
じ半導体メモリデバイスに形成し、メモリコアから読み
出されるデータのデータバス線DATAの数を減らした。こ
のため、半導体メモリデバイス内の配線領域を小さくで
きる。この結果、半導体メモリデバイスのチップサイズ
を小さくでき、チップコストを低減できる。

【００７６】図１９は、本発明の入出力インタフェース
および半導体集積回路の第３の実施形態を示している。
この実施形態は、請求項６、請求項７、請求項９、およ
び請求項１０に対応している。第２の実施形態と同じ要
素については、同じ符号を付し、詳細な説明は省略す
る。一般に、DRAM等の半導体メモリデバイスでは、チッ
プの大半にメモリセルが形成されている。このため、チ
ップの一端側のメモリセルから読み出されるデータを送
信する送信回路４０と、チップの他端側のメモリセルか
ら読み出されるデータを送信する送信回路４０とは、互
いに離れた位置に配置されることが多い。また、一方の
送信回路４０と他方の送信回路と、受信回路４２との距
離が異なる場合、送信回路４０と受信回路４２とを接続
するデータバス線DATAの長さは、それぞれ異なる。この
際、送信回路４０に入力される基準タイミング信号TZの
タイミングがともに等しい場合、受信回路４２側におい
て、基準タイミング信号TZに対する信号SIGの遅延量
（相対量）が、送信回路４０の位置に対応して変化して
しまう。したがって、受信回路４２に入力される基準タ
イミング信号TZのタイミングを、信号SIGを出力する送
信回路４０応じて調整する必要がある。

【００７７】例えば、メモリコアおよび送信回路４０を
選択するブロック選択信号BK0Z、BK1Zおよび抵抗R1、R2
を利用して、受信回路４２側において信号SIGの遅延量
を簡単に調整できる。図に示した例では、配線負荷の大
きい下側の送信回路４０から信号SIGが出力されると
き、抵抗の大きいR2により基準タイミング信号TZが遅延
される。配線負荷の小さい上側の送信回路４０から信号
SIGが出力されるとき、抵抗の小さいR1により基準タイ
ミング信号TZが遅延される。

【００７８】なお、基準タイミング信号TZを生成する回
路が、図の下側の送信回路４０の近くに配置されている
場合、２つの送信回路４０間での基準タイミング信号TZ
の信号線の負荷とデータバス線DATAの負荷とは、ほぼ等
しくなる。この場合、基準タイミング信号TZに対する信
号SIGの遅延量（相対量）は、一定になるため、受信回
路４２に入力する基準タイミング信号TZのタイミングを
調整する必要はない。

【００７９】この実施形態においても、上述した第２の
実施形態と同様の効果を得ることができる。さらに、半
導体メモリデバイス内で複数の送信回路４０と受信回路
との間に配線されるデータバス線DATAの負荷の違いによ
る受信データの取り込みタイミングのずれを防ぐことが
できる。図２０は、本発明の入出力インタフェースおよ
び半導体集積回路の第４の実施形態を示している。この
実施形態は、請求項６ないし請求項１０に対応してい
る。第２の実施形態と同じ要素については、同じ符号を
付し、詳細な説明は省略する。

【００８０】この実施形態では、半導体集積回路（半導
体チップ）６０、６２に第２の実施形態の送信回路４０
および受信回路４２が形成されている。半導体集積回路
６０、６２は、例えば、プリント基板上に搭載され、プ
リント基板上のシステムバスを介して接続されている。
そして、半導体集積回路６０、６２は、互いにデータを
送受信する。

【００８１】半導体集積回路６０、６２の入出力インタ
フェース回路は、同一であるため、以下、半導体集積回
路６０についてのみ説明する。半導体集積回路６０は、
SIG入力バッファ６４（第１入力回路）、SIG出力バッフ
ァ６６（第１出力回路）、TZ入力バッファ６８（第２入
力回路）、TZ出力バッファ７０（第２出力回路）、TZ生
成回路（信号生成回路）７２、およびクロック入力バッ
ファ７４を有している。

【００８２】SIG入力バッファ６４は、半導体集積回路
６２が出力する信号SIGを受信回路４２に出力する。SIG
出力バッファ６６は、送信回路４０から出力される信号
SIGをデータバス線DATAに出力する。TZ入力バッファ６
８は、半導体集積回路６２が出力する基準タイミング信
号TZを受信回路４２に出力する。TZ出力バッファ７０
は、TZ生成回路７２から出力される基準タイミング信号
TZOUTを送信回路４０に出力する。すなわち、TZ生成回
路７２で生成された基準タイミング信号TZOUTは、シス
テムバスに直接出力されるのではなく、TZ出力バッファ
７０を介して出力される。TZ生成回路７２は、クロック
入力バッファ７４から出力される内部クロック信号CLK1
に同期する基準タイミング信号TZOUTを生成する。クロ
ック入力バッファ７４は、外部からの外部クロック信号
CLKを受け、内部クロック信号CLK1として出力する。

【００８３】SIG入力バッファ６４の入力およびSIG出力
バッファ６６の出力は、共通の外部端子を介してデータ
バス線DATAに接続されている。同様に、TZ入力バッファ
６８およびTZ出力バッファ７０は、共通の外部端子を介
して基準タイミング信号TZの信号線に接続されている。
データバス線DATAおよび基準タイミング信号TZの信号線
を双方向にすることで、さらに信号線の配線領域を減ら
すことができる。

【００８４】半導体集積回路６０は、信号SIGを受信す
るときに、SIG入力バッファ６４、TZ入力バッファ６８
を動作し、信号SIGを送信するときに、SIG出力バッファ
６６、TZ出力バッファ７０、およびTZ生成回路７２を動
作する。このように、半導体集積回路６０、６２に送信
回路４０および受信回路４２を形成することで、少ない
数のデータバス線DATAを使用して、信号SIGを双方向に
伝送できる。

【００８５】この実施形態においても、上述した第２の
実施形態と同様の効果を得ることができる。さらに、送
信回路４０および受信回路４２が、複数の半導体集積回
路上にそれぞれ形成されるため、少ない信号線でデータ
の送受信ができる。また、SIG入力バッファ６４の入力
およびSIG出力バッファ６６の出力を共通の外部端子に
接続し、信号線を双方向にしたので、さらに信号線の本
数を削減できる。同様に、TZ入力バッファ６８の入力お
よびTZ出力バッファ７０の出力を共通の外部端子に接続
し、基準タイミング信号TZの信号線を双方向にしたの
で、さらに信号線の本数を削減できる。

【００８６】図２１は、本発明の入出力インタフェース
および半導体集積回路の第５の実施形態を示している。
この実施形態は、請求項６ないし請求項１０に対応して
いる。第２および第４の実施形態と同じ要素について
は、同じ符号を付し、詳細な説明は省略する。この実施
形態の発明は、メモリインタフェースデバイス７６およ
びシステムバスに適用されている。メモリインタフェー
スデバイス７６は、システムバスと半導体メモリデバイ
ス７８とを接続している。半導体メモリデバイス７８
は、例えば、従来型のSDRAM（汎用メモリ）である。

【００８７】メモリインタフェースデバイス７６は、図
２０と同じ受信回路４２、送信回路４０、SIG入力バッ
ファ６４、SIG出力バッファ６６、TZ入力バッファ６
８、TZ出力バッファ７０、TZ生成回路７２、およびクロ
ック入力バッファ７４を有している。さらに、メモリイ
ンタフェースデバイス７６は、アドレス入力バッファ８
０、コマンド入力バッファ８２、およびアドレス信号AD
を受ける受信回路４２を有している。この実施形態は、
データバスおよびアドレスバスに本発明を適用してい
る。

【００８８】アドレス入力バッファ８０は、基準タイミ
ング信号TZに同期してシステムバスからアドレス信号AD
を受け、受けたアドレスをアドレス用の受信回路４２に
出力する。コマンド入力バッファ８２は、システムバス
からコマンド信号CMDを受け、受けたコマンドを半導体
メモリデバイス７８に出力する。データ用の受信回路４
２で受信したデータおよび半導体メモリデバイス７８か
ら読み出され送信回路４０に供給されるデータ（入出力
データ）は、入出力共通のデータバス線を介して伝達さ
れる。

【００８９】この実施形態では、システムバスを介して
供給されるデータおよびアドレスは、メモリインタフェ
ースデバイス７６により従来の複数ビットからなるデー
タおよびアドレスに変換され、半導体メモリデバイス７
８に供給される。そして、書き込み動作等が実行され
る。また、読み出し動作により半導体メモリデバイス７
８から読み出される複数ビットからなるデータは、メモ
リインタフェースデバイス７６により本発明のインタフ
ェースに変換され、システムバスに出力される。

【００９０】コマンド信号CMDおよび外部クロック信号C
LKは、メモリインタフェースデバイス７６を介さずに、
システムバスから直接半導体メモリデバイス７８に供給
してもよい。しかし、コマンド入力バッファ８２および
クロック入力バッファ７４を介することで、データおよ
びアドレスに対して最適なタイミングに設定できる。

【００９１】この実施形態においても、上述した第２お
よび第４の実施形態と同様の効果を得ることができる。
さらに、本発明をデータ信号のインタフェースだけでな
く、アドレス信号のインタフェースにも適用したので、
システムバスの信号線の本数を第４の実施形態に比べ減
らすことができ、消費電力をさらに低減できる。また、
本発明をメモリインタフェースデバイス７６に適用した
ので、従来から量産されている汎用メモリを、本発明を
採用したシステムバスに容易に接続できる。

【００９２】なお、上述した第１の実施形態では、信号
の論理をパルス信号により表現した例について述べた。
本発明はかかる実施形態に限定されるものではない。例
えば、信号の立ち上がりエッジまたは立ち下がりエッジ
の一方を使用し、その順序の組み合わせで論理を表現し
てもよい。さらに、信号の３つ以上の遷移エッジの順序
をそれぞれ組み合わせて論理を表現してもよい。

【００９３】上述した第１の実施形態では、送信回路１
４にオープンドレインタイプの出力トランジスタを形成
した例について述べた。本発明はかかる実施形態に限定
されるものではない。例えば、信号線に接続される送信
回路、受信回路の数、仕様に合わせて３ステートの出力
回路を形成してもよく、単にインバータからなる出力バ
ッファを形成してもでもよい。

【００９４】上述した第１の実施形態では、本発明を異
なる半導体集積回路間でデータを伝送するための入出力
インタフェースに適用した例について述べた。本発明は
かかる実施形態に限定されるものではない。例えば、本
発明を、同じチップに搭載される機能ブロック間でデー
タを伝送するための入出力インタフェースに適用しても
よい。一例として、CPUとメモリとが同じチップ上に搭
載されるシステムLSIにおいて、CPUからメモリに出力さ
れるアドレス信号の伝送に本発明を適用してもよい。

【００９５】上述した第２の実施形態では、本発明をメ
モリコアから読み出されるデータを周辺回路に伝達する
インタフェースに適用した例について述べた。本発明は
かかる実施形態に限定されるものではない。例えば、本
発明を周辺回路からメモリコアに書き込みデータを伝達
するインタフェースに適用してもよい。上述した第２の
実施形態では、送信回路４０および受信回路４２を同一
の半導体メモリデバイスに形成した例について述べた。
本発明はかかる実施形態に限定されるものではない。例
えば、送信回路４０および受信回路４２を別の半導体チ
ップに形成することで、半導体チップ間を配線される信
号線の数を減らすことができる。例えば、半導体チップ
がプリント基板上に実装される場合、プリント基板の信
号線領域を小さくできる。この結果、プリント基板が小
さくなるため、システムを小型化でき、システムのコス
トを低減できる。

【００９６】以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 複数の信号線上をそれぞれ伝達される複数
の信号の遷移エッジのタイミングの順序によって、論理
値を表現することを特徴とする入出力インタフェース。 （付記２） 付記１記載の入出力インタフェースにおい
て、前記信号は、複数の遷移エッジを有しており、前記
論理値は、前記信号の前記各遷移エッジのタイミングの
順序を組み合わせて表現されることを特徴とする入出力
インタフェース。

【００９７】（付記３） 付記２記載の入出力インタフ
ェースにおいて、前記信号は、パルス信号であり、前記
論理値は、前記パルス信号の遷移エッジのタイミングの
順序を用いて表現されることを特徴とする入出力インタ
フェース。 （付記４） 付記３記載の入出力インタフェースにおい
て、前記論理値は、前記パルス信号の前エッジのタイミ
ングの順序および後エッジのタイミングの順序を組み合
わせて表現されることを特徴とする入出力インタフェー
ス。

【００９８】（付記５） 付記４記載の入出力インタフ
ェースにおいて、前記信号線は、３本以上で構成されて
いることを特徴とする入出力インタフェース。 （付記６） 付記１記載の入出力インタフェースにおい
て、前記信号は、データおよびアドレスの少なくともい
ずれかを表す信号であることを特徴とする入出力インタ
フェース。

【００９９】（付記７） 付記１記載の入出力インタフ
ェースにおいて、前記信号を送信する装置は、遷移エッ
ジのタイミングが互いに異なる複数のタイミング信号の
いずれかを、前記論理値に応じて前記信号線毎に選択
し、選択した該タイミング信号にそれぞれ同期して前記
信号を生成する送信回路を備えていることを特徴とする
入出力インタフェース。

【０１００】（付記８） 付記７記載の入出力インタフ
ェースにおいて、前記送信回路は、複数の遅延段が縦続
接続され、初段の該遅延段で基準信号を受け、各遅延段
から前記基準信号を遅延させた前記タイミング信号を出
力する遅延回路と、前記タイミング信号のいずれかを、
前記論理値に応じて前記信号線毎に選択する選択回路
と、選択された前記タイミング信号に同期して、前記信
号の遷移エッジを生成するエッジ生成回路とを備えてい
ることを特徴とする入出力インタフェース。

【０１０１】（付記９） 付記８記載の入出力インタフ
ェースにおいて、前記信号は、パルス信号であり、前記
論理値は、前記パルス信号の前エッジのタイミングの順
序および後エッジのタイミングの順序を組み合わせて表
現され、前記遅延回路は、前記前エッジ用および前記後
エッジ用の前記タイミング信号をそれぞれ出力し、前記
選択回路は、前記前エッジ用および前記後エッジ用の選
択回路で構成され、前記エッジ生成回路は、各選択回路
で選択された前記前エッジ用および前記後エッジ用の前
記タイミング信号にそれぞれ同期して前記パルス信号の
前エッジおよび後エッジを生成することを特徴とする入
出力インタフェース。

【０１０２】（付記１０） 付記９記載の入出力インタ
フェースにおいて、前記エッジ生成回路は、オープンド
レインタイプの出力トランジスタを備えていることを特
徴とする入出力インタフェース。 （付記１１） 付記８記載の入出力インタフェースにお
いて、前記送信回路は、前記論理値をデコードするデコ
ーダを備え、前記選択回路は、前記デコーダのデコード
結果に応じて前記タイミング信号を選択することを特徴
とする入出力インタフェース。

【０１０３】（付記１２） 付記１記載の入出力インタ
フェースにおいて、前記信号を受信する装置は、前記信
号の遷移エッジのタイミングの順序を比較する比較回路
と、前記比較回路での比較結果に基づいて論理値を生成
する論理値生成回路を有する受信回路を備えていること
を特徴とする入出力インタフェース。

【０１０４】（付記１３） 付記１２記載の入出力イン
タフェースにおいて、前記受信回路が生成する前記論理
値は、前記信号を送信する装置で扱われる元の論理値で
あることを特徴とする入出力インタフェース。 （付記１４） 付記１２記載の入出力インタフェースに
おいて、前記信号は、複数の遷移エッジを有しており、
前記比較回路は、前記信号の前記各遷移エッジのタイミ
ングの順序を比較する複数の比較器を備えていることを
特徴とする入出力インタフェース。

【０１０５】（付記１５） 付記１４記載の入出力イン
タフェースにおいて、前記信号は、パルス信号であり、
前記複数の比較器は、前記パルス信号の前エッジ同士を
比較する複数の第１比較器および後エッジ同士をそれぞ
れ比較する複数の第２比較器であることを特徴とする入
出力インタフェース。

【０１０６】（付記１６） 付記１２記載の入出力イン
タフェースにおいて、前記比較回路は、互いに異なる２
つの前記信号を受ける複数のフリップフロップを備え、
前記遷移エッジのタイミングの順序は、複数の前記フリ
ップフロップの出力レベルに基づいて判定されることを
特徴とする入出力インタフェース。

【０１０７】（付記１７） 付記１２記載の入出力イン
タフェースにおいて、前記論理値生成回路は、前記比較
結果をデコードし、デコード結果に基づいて前記論理値
を生成するデコーダを備えていることを特徴とする入出
力インタフェース。 （付記１８） 付記１記載の入出力インタフェースにお
いて、前記信号を送信する回路および前記信号を受信す
る回路は、それぞれ別の半導体チップ上に形成されてい
ることを特徴とする入出力インタフェース。

【０１０８】（付記１９） 付記１記載の入出力インタ
フェースにおいて、前記信号を送信する回路および前記
信号を受信する回路は、同じ半導体チップ上に形成され
ていることを特徴とする入出力インタフェース。 （付記２０） 遷移エッジのタイミングが互いに異なる
複数のタイミング信号を生成するタイミング信号生成回
路と、論理値に応じて、前記タイミング信号のいずれか
を複数の信号線毎に選択する選択回路と、選択した前記
タイミング信号にそれぞれ同期して信号を生成し、生成
した前記信号を出力するエッジ生成回路を有する送信回
路を備えていることを特徴とする半導体集積回路。

【０１０９】（付記２１） 複数の信号線を介してそれ
ぞれ伝達される複数の信号における遷移エッジのタイミ
ングの順序を比較する比較回路と、前記比較回路での比
較結果に基づいて論理値を生成する論理値生成回路とを
有する受信回路を備えていることを特徴とする半導体集
積回路。 （付記２２） 信号線上を伝達される信号の遷移エッジ
と基準タイミング信号の遷移エッジとの時間差によっ
て、論理値を表現することを特徴とする入出力インタフ
ェース。

【０１１０】（付記２３） 付記２２記載の入出力イン
タフェースにおいて、複数ビットで表現される論理値を
それぞれ所定の遅延時間に変換し、基準タイミング信号
に対して前記遅延時間だけ遅れた前記信号を前記信号線
に出力する送信回路と、前記信号線を介して伝達される
前記信号の遷移エッジの前記基準タイミング信号に対す
る遅延時間を検出し、この遅延時間に応じて論理値を生
成する受信回路とを備えていることを特徴とする入出力
インタフェース。

【０１１１】（付記２４） 付記２３記載の入出力イン
タフェースにおいて、前記送信回路は、前記基準タイミ
ング信号を前記論理値に応じて遅延させ、前記信号を生
成する可変遅延回路を備えていることを特徴とする入出
力インタフェース。 （付記２５） 付記２３記載の入出力インタフェースに
おいて、前記受信回路は、前記基準タイミング信号に基
づいて該基準タイミング信号と位相の異なる複数のタイ
ミング信号を生成する遅延回路と、前記信号の位相と前
記タイミング信号の位相とをそれぞれ比較し、前記信号
の前記基準タイミング信号に対する遅延時間を検出する
比較回路とを備えていることを特徴とする入出力インタ
フェース。

【０１１２】（付記２６） 付記２５記載の入出力イン
タフェースにおいて、前記比較回路は、前記信号を前記
タイミング信号でそれぞれラッチする複数のラッチ回路
と、前記ラッチ回路にそれぞれラッチされた信号の論理
レベルに基づいて論理値を生成するエンコーダとを備え
ていることを特徴とする入出力インタフェース。

【０１１３】（付記２７） 付記２３記載の入出力イン
タフェースにおいて、前記信号は、データおよびアドレ
スの少なくともいずれかを表す信号であることを特徴と
する入出力インタフェース。 （付記２８） 付記２３記載の入出力インタフェースに
おいて、前記受信回路が生成する前記論理値は、前記信
号を送信する装置で扱われる元の論理値であることを特
徴とする入出力インタフェース。

【０１１４】（付記２９） 付記２３記載の入出力イン
タフェースにおいて、前記送信回路および前記受信回路
は、それぞれ別の半導体チップ上に形成されていること
を特徴とする入出力インタフェース。 （付記３０） 付記２３記載の入出力インタフェースに
おいて、前記送信回路および前記受信回路は、同じ半導
体チップ上に形成されていることを特徴とする入出力イ
ンタフェース。

【０１１５】（付記３１） 付記２３記載の入出力イン
タフェースにおいて、前記送信回路および前記受信回路
は、複数の半導体チップ上にそれぞれ形成され、前記各
半導体チップは、前記他の半導体チップが出力する前記
信号および前記基準タイミング信号をそれぞれ受信する
第１入力回路および第２入力回路と、外部クロック信号
に基づいて前記基準タイミング信号を生成する信号生成
回路と、前記信号を出力する第１出力回路とを備えてい
ることを特徴とする入出力インタフェース。

【０１１６】（付記３２） 付記３１記載の入出力イン
タフェースにおいて、前記各半導体チップは、前記基準
タイミング信号を外部に出力する第２出力回路を備えて
いることを特徴とする入出力インタフェース。 （付記３３） 付記３２記載の入出力インタフェースに
おいて、前記第２入力回路の入力および前記第２出力回
路の出力は、共通の外部端子に接続されていることを特
徴とする入出力インタフェース。

【０１１７】（付記３４） 付記３１記載の入出力イン
タフェースにおいて、前記第１入力回路の入力および前
記第１出力回路の出力は、共通の外部端子に接続されて
いることを特徴とする入出力インタフェース。 （付記３５） 複数ビットで表現される論理値をそれぞ
れ所定の遅延時間に変換し、基準タイミング信号に対し
て前記遅延時間だけ遅れた前記信号を信号線に出力する
送信回路を備えていることを特徴とする半導体集積回
路。

【０１１８】（付記３６） 信号線を介して伝達される
信号の遷移エッジの基準タイミング信号に対する遅延時
間を検出し、この遅延時間に応じて論理値を生成する受
信回路を備えていることを特徴とする半導体集積回路。
以上、本発明について詳細に説明してきたが、上記の実
施形態およびその変形例は発明の一例に過ぎず、本発明
はこれに限定されるものではない。本発明を逸脱しない
範囲で変形可能であることは明らかである。

【０１１９】

【発明の効果】請求項１の入出力インタフェースでは、
遷移エッジのタイミングの組み合わせによって、少ない
信号線で大量のデータを伝送できる。１回の信号の送信
で大量のデータを伝送できるため、データの転送レート
を大幅に向上できる。。請求項２および請求項３の入出
力インタフェースでは、信号の複数の遷移エッジにより
論理を表現するため、より大量のデータを伝送できる。
請求項４および請求項５の半導体集積回路では、簡易な
論理回路により大量のデータを伝送できる。

【０１２０】請求項６の入出力インタフェースでは、１
本の信号線で複数ビットの論理値を伝送できる。したが
って、信号線の本数を従来に比べ減らすことができる。
信号線の本数が少なくて済むため、出力回路および入力
回路の数を減らすことができ、消費電力を小さくでき
る。１回の信号の送信で大量のデータを伝送できるた
め、データの転送ートを大幅に向上できる。また、信号
線の配線領域を小さくできる。

【０１２１】請求項７の入出力インタフェースおよび請
求項９、１０の半導体集積回路では、簡易な送信回路で
論理値を信号に変換し、簡易な受信回路で信号を論理値
に変換できる。請求項８の入出力インタフェースでは、
少ない信号線でデータの送受信ができる。

【図面の簡単な説明】

【図１】本発明の第１の基本原理を示す説明図である。

【図２】第１の実施形態における送信回路の詳細を示す
ブロック図である。

【図３】図２のプリデコーダの詳細を示すブロック図で
ある。

【図４】論理値をデータバス線に出力する信号に変換す
るための変換テーブルである。

【図５】図１のデコーダDEC1およびセレクタSEL1の詳細
を示す回路図である。

【図６】図１のデコーダDEC5およびセレクタSEL5の詳細
を示す回路図である。

【図７】図１のエッジ生成回路内のエッジ生成部の詳細
を示す回路図である。

【図８】第１の実施形態における受信回路の詳細を示す
ブロック図である。

【図９】図８の比較器の詳細を示す回路図である。

【図１０】データバス線を介して受信した信号を元の論
理値に復元するための変換テーブルである。

【図１１】図８のデコーダの詳細を示す回路図である。

【図１２】図８のデコーダの詳細を示す回路図である。

【図１３】本発明の第２の基本原理を示す説明図であ
る。

【図１４】第２の実施形態を示すブロック図である。

【図１５】図１４の送信回路の詳細を示す回路図であ
る。

【図１６】図１４の受信回路の遅延回路およびラッチ回
路の詳細を示す回路図である。

【図１７】図１４の受信回路のエンコーダの詳細を示す
回路図である。

【図１８】第２の実施形態における送信回路および受信
回路の動作を示すタイミング図である。

【図１９】第３の実施形態を示すブロック図である。

【図２０】第４の実施形態を示すブロック図である。

【図２１】第５の実施形態を示すブロック図である。

【符号の説明】

１０ 装置 １２ 装置 １４ データ送信回路 １６ データ受信回路 １８ プリデコーダ ２０ 遅延回路 ２０ａ 遅延段 ２２ 選択回路 ２３ｂ 比較器 ２４ 選択回路 ２６ エッジ生成回路 ２６ａ エッジ生成部 ２８ 入力回路 ３０、３２ 比較回路 ３０ｂ 比較器 ３４、３６ 転送回路 ３８ デコーダ ４０ 送信回路 ４０ａ リードアンプ ４２ 受信回路 ４４ デコーダ ４６ 可変遅延回路 ４８ 出力部 ５０ 遅延回路 ５２ａ、５２ｂ、５２ｃ ラッチ ５４ エンコーダ ５６ デコーダ ５８ データ生成回路 ６０、６２ 半導体集積回路 ６４ SIG入力バッファ ６６ SIG出力バッファ ６８ TZ入力バッファ ７０ TZ出力バッファ ７２ TZ生成回路 ７４ クロック入力バッファ ７６ メモリインタフェースデバイス ７８ 半導体メモリデバイス ８０ アドレス入力バッファ ８２ コマンド入力バッファ CLK 外部クロック信号 D0-D8 論理値 DA、DB、DC、DD データバス DATA データバス線 DLY1、DLY2、DLY3、DLY4 遅延信号 DT0、DT1 論理値、データ N1-N8 タイミング信号 RDT0、RDT1 論理値 SIG 信号 STD 基準信号 T0、T1、T2、T3 デコード信号 TDZ1、TDZ2、TDZ3、TDZ4 タイミング信号 TZ 基準タイミング信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B077 AA18 BA02 FF11 FF13 GG16 HH03 NN01 5J056 AA11 BB53 CC00 CC05 DD13 DD28 FF01 FF10 GG14 5K029 AA18 AA20 DD04 DD23

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の信号線上をそれぞれ伝達される複
   数の信号の遷移エッジのタイミングの順序によって、論
   理値を表現することを特徴とする入出力インタフェー
   ス。
2. 【請求項２】 請求項１記載の入出力インタフェースに
   おいて、 前記信号は、複数の遷移エッジを有しており、 前記論理値は、前記信号の前記各遷移エッジのタイミン
   グの順序を組み合わせて表現されることを特徴とする入
   出力インタフェース。
3. 【請求項３】 請求項２記載の入出力インタフェースに
   おいて、 前記信号は、パルス信号であり、 前記論理値は、前記パルス信号の遷移エッジのタイミン
   グの順序を用いて表現されることを特徴とする入出力イ
   ンタフェース。
4. 【請求項４】 遷移エッジのタイミングが互いに異なる
   複数のタイミング信号を生成するタイミング信号生成回
   路と、 論理値に応じて、前記タイミング信号のいずれかを複数
   の信号線毎に選択する選択回路と、 選択した前記タイミング信号にそれぞれ同期して信号を
   生成し、生成した前記信号を出力する出力回路を有する
   送信回路を備えていることを特徴とする半導体集積回
   路。
5. 【請求項５】 複数の信号線を介してそれぞれ伝達され
   る複数の信号における遷移エッジのタイミングの順序を
   比較する比較回路と、 前記比較回路での比較結果に基づいて論理値を生成する
   論理値生成回路とを有する受信回路を備えていることを
   特徴とする半導体集積回路。
6. 【請求項６】 信号線上を伝達される信号の遷移エッジ
   と基準タイミング信号の遷移エッジとの時間差によっ
   て、論理値を表現することを特徴とする入出力インタフ
   ェース。
7. 【請求項７】 請求項６記載の入出力インタフェースに
   おいて、 複数ビットで表現される論理値をそれぞれ所定の遅延時
   間に変換し、基準タイミング信号に対して前記遅延時間
   だけ遅れた前記信号を前記信号線に出力する送信回路
   と、 前記信号線を介して伝達される前記信号の遷移エッジの
   前記基準タイミング信号に対する遅延時間を検出し、こ
   の遅延時間に応じて論理値を生成する受信回路とを備え
   ていることを特徴とする入出力インタフェース。
8. 【請求項８】 請求項７記載の入出力インタフェースに
   おいて、 前記送信回路および前記受信回路は、複数の半導体チッ
   プ上にそれぞれ形成され、 前記各半導体チップは、 前記信号を他の前記半導体チップから受信するときに、
   前記他の半導体チップが出力する前記信号および前記基
   準タイミング信号をそれぞれ受信する第１入力回路およ
   び第２入力回路と、 前記信号を他の前記半導体チップに送信するときに、外
   部クロック信号に基づいて前記基準タイミング信号を生
   成する信号生成回路および前記信号を出力する第１出力
   回路とを備えていることを特徴とする入出力インタフェ
   ース。
9. 【請求項９】 複数ビットで表現される論理値をそれぞ
   れ所定の遅延時間に変換し、基準タイミング信号に対し
   て前記遅延時間だけ遅れた前記信号を信号線に出力する
   送信回路を備えていることを特徴とする半導体集積回
   路。
10. 【請求項１０】 信号線を介して伝達される信号の遷移
    エッジの基準タイミング信号に対する遅延時間を検出
    し、この遅延時間に応じて論理値を生成する受信回路を
    備えていることを特徴とする半導体集積回路。