JP2005538632A - 集積回路内の情報の符号化 - Google Patents
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Abstract
本発明は、電子回路内で情報を符号化するための方法および情報を符号化するための電子回路に関する。上記回路は、少なくとも2つの電気的に接続された信号経路(X0,X1)を備えている。本発明は、2つの電気的に接続された信号経路(X0,X1)間のクロストークを利用して論理計算を行うことができるという考え方に基づいている。信号は、立ち上がり移行または立ち下り移行の形態を成して2つの信号経路(X0,X1)上を伝搬している。2つの経路(X0,X1)上での移行間の相対的な遅延は、生成される出力信号(X)の論理値を決定する。第1の経路(X0)上の信号が第2の経路(X1)上の信号よりも速く伝搬する場合、第1の論理値を有する出力信号(X)が生成される。第2の経路(X1)上の信号が第1の経路(X0)上の信号よりも速く伝搬する場合、第2の論理値を有する出力信号(X)が生成される。
Description
本発明は、電子回路内で情報を符号化するための方法および情報を符号化するための電子回路に関する。上記回路は、少なくとも2つの電気的に結合された信号経路を備えている。
クロストークとして良く知られる電気的な現象は、互いに電気的に結合された信号経路同士の間に存在する。クロストークは、それ自体、電気的に結合された信号経路で電圧異常を引き起こすことにより現れ、最小限に抑えられるべき望ましくない障害と見なされる。また、クロストークは、それ自体、これらの信号経路を伝播する信号の速度を変更することによっても現れる。通常、隣接する信号経路同士は、互いに距離が離れて位置する信号経路同士よりも大きな度合いで互いに影響を及ぼし合う。これは、信号経路同士が互いに接近して配置されると、電気的な結合が強くなるからである。
例えば、IC内の電気的に結合された2つの信号経路を考える。これは、通常、2つの平行に延びる信号経路が互いに近接して配置されている場合である。信号移行(signal transition)が1つの信号経路上で生じた場合、当該信号移行は、その経路に沿って所定の速度で伝搬し、所定の遅延時間内に経路の終端に到達する。一方、信号移行が両方の経路上で生じかつ各経路における移行が同じ方向である場合、両方の移行は更に高い速度で伝搬する。したがって、その移行は、更に短い遅延で経路の終端に到達する。このように、クロストークは、互いに電気的に結合された信号経路に沿って伝搬する信号の遅延を実際に変調する。これらの影響は、従来技術においては、通常、最小限に抑えられ或いは排除されるべき問題と見なされている。
例えば、GB2,089,122は、半導体集積回路(IC)を開示しており、その信号ライン間の干渉を減少させようとしている。ICの基板上には、第1、第2および第3の信号ラインが形成されている。第1の信号ラインは第1の信号を伝送し、第3の信号ラインは第1の信号の位相に対して逆相の第3の信号を伝送する。したがって、第2の信号が伝送される第2の信号ラインにおいて、第1の信号ラインから第2の信号ラインへのクロストークを、第3の信号ラインから第2の信号ラインへのクロストークによってキャンセルすることができる。
特にIC上における集積密度が益々増大するにつれてクロストークの発生が目立ち、更に別に必要となるハードウェアが増大して、ICのシリコン実装面積(real estate)に悪影響を及ぼすことを考慮すると、クロストークを単に排除するためだけに専用のハードウェアを集積回路に加えなければならないというのは欠点である。
特に、本発明の目的は、情報を符号化するための改良された方法および電子回路を提供することである。
この目的は、本発明により、少なくとも2つの電気的に結合された信号経路を備える電子回路内で情報を符号化するための請求項1に記載された方法の形態を成す第1の態様において、また、少なくとも2つの電気的に結合された信号経路を備え、情報を符号化する請求項6に記載された電子回路の形態を成す第2の態様において達成される。これは、IC上における集積密度の増大に伴って益々顕著になる効果を単に排除し或いは低減するのではなく、有用な情報を生成するためにクロストークに関わる別のハードウェアが利用されるという利点を有している。そのため、本発明においては、クロストークに対抗するのではなく、クロストークを活用する。
本発明の第1の態様においては、情報を符号化するための方法であって、少なくとも2つの電気的に結合された経路を伝搬する複数の信号が第1の論理レベルから第2の論理レベルへと移行するときのこれらの信号間の相対的な遅延が決定される方法が提供される。その後、上記信号間の相対的な遅延に応じて、更なる論理レベルを有する1つの出力信号が生成される。
本発明の第2の態様においては、情報を符号化するための電子回路であって、少なくとも2つの電気的に結合された信号経路を伝搬する複数の信号が第1の論理レベルから第2の論理レベルへと移行するときのこれらの信号間の相対的な遅延を決定するように構成された手段を備えた電子回路が提供される。この電子回路は、上記信号間の相対的な遅延に応じて更なる論理レベルを有する1つの出力信号を生成するように構成された手段を更に備えている。
本発明は、2つの電気的に結合された信号経路間のクロストークを利用して論理計算を行うことができるという考えに基づいている。信号は、2つの信号経路上を立ち上がりまたは立ち下り移行(rising or falling transition)の形態で伝搬している。2つの経路での移行間の相対的な遅延は、生成されるべき出力信号の更なる論理値、すなわち論理「0」または論理「1」を決定する。以下、これを「遅延コーディング(遅延符号化)」と称する。第1の経路上の信号が第2の経路上の信号よりも速く伝搬する場合、第1の更なる論理値を有する出力信号が生成される。第2の経路上の信号が第1の経路上の信号よりも速く伝搬する場合、第2の更なる論理値を有する出力信号が生成される。
遅延コーディングの概念を採用することにより、クロストークによって計算を行う論理ゲートを実現することができる。この場合、クロストークは、電気的に結合された信号経路上を伝搬する移行の速度を変更するために用いられ、したがって、遅延を調整するために使用される。これは、トランジスタを備えた論理ゲートを、電気的に結合された信号経路から成る論理ゲートに代えることができるため、有益である。信号値が論理レベルによって表わされるブール領域と、信号値が信号の到達時間の差によって表わされる遅延領域との間で変換が行なわれる場合には、単にトランジスタがあれば済む。
本発明の一実施形態において、論理信号は、電気的に結合された各信号経路を伝搬する2つの遅延符号化信号に分割される。2つの遅延符号化信号間の相対的な遅延は、遅延エンコーダ、例えばプログラマブル遅延回路、バッファあるいは固有の遅延を有する他のタイプの回路によって生成される。これにより、ブール領域、すなわち標準的なデジタル2値領域と遅延コーディング領域との間の変換が行なわれる。標準的な遅延デコーダ、例えば準安定フィルタ(metastability filter)を使用して、遅延符号化信号をバイナリ信号に変換することができる。
以下、添付図面を参照しつつ、本発明について詳細に説明する。
図1は、本発明に係る遅延コーディング(遅延符号化)の一実施形態を示している。遅延コーディングにおいては、各バイナリ変数(2進変数)X毎に2つの信号経路X0,X1が必要とされる。信号経路X0,X1は、例えば、配線、プリント回路基板上の銅線、集積回路の信号線等から構成される。クロストーク(混信)が発生するためには、信号経路X0,X1間で電気的な結合が存在しなければならない。このような結合は、通常、隣接する信号経路X0,X1間の場合である。信号は、立ち上がりまたは立ち下がり移行の形態で、両方の信号経路X0,X1上を伝搬している。2つの経路X0,X1での移行間の相対的な遅延Δ、すなわち、信号が第1の論理レベルから第2の論理レベルへ移行(例えば「0」→「1」へ移行あるいは「1」→「0」へ移行)する際の相対的な遅延Δは、生成されるべき出力信号Xの論理値を決定する。経路X0を伝搬する信号が経路X1の信号よりも速く伝搬する場合、Xは論理値「0」を有する。経路X0を伝搬する信号が経路X1の信号よりも遅く伝搬する場合、Xは論理値「1」を有する。この遅延コーディング方式は、立ち下がり移行においても同じである。信号間の相対的な遅延に応じて、すなわちいずれの信号が速く伝搬するかに応じて出力に割り当てられる更なる論理値、すなわち論理「1」または「0」は、単なる選択事項すなわち仕様にすぎない。しかしながら、以降では、図1に示される従来の遅延コーディング方式が用いられる。
図2は、本発明に係る遅延コーディングの他の実施形態を示している。この実施形態においては、ANDゲート200が実施されている。前述したように、遅延エンコーダ120および遅延デコーダ140は、ブール領域Iと遅延コーディング領域IIとの間で変換を行うために、および、その逆に変換を行うために使用される標準的な電子部品である。変数X,Yは図1に示されるように遅延コーディングされるものとする。信号経路Φを伝搬する信号は、信号経路X0,X1,Y0およびY1のうちのいずれかを伝搬する最も速い信号と同期される基準移行(reference transition)である。3つの想定されるシナリオが起こり得る。
1.信号X,Yが両方とも論理「1」である。この場合、X1,Y1上における移行は、図1に従ってX0,Y0での移行よりも速く、上記基準移行と同期される。
2.信号X,Yが両方とも論理「0」である。この場合、X0,Y0上における移行は、図1に従ってX1,Y1上での移行よりも速く、上記基準移行と同期される。
3.信号X,Yの論理値が異なる。この場合、X0,Y1における移行またはX1,Y0における移行のいずれかが図1に従って速く、X0における移行またはY0における移行のいずれかが基準移行と同期される。
ケース1において、X0,Y0を伝搬する信号は、隣り合う基準に影響を与えない。これは、これらの信号が上記基準よりも遅く、一方、Y1がX1によって加速されるためである。その結果、Z1における移行がZ0における移行よりも速く、したがって、図1に基づき、Zが論理「1」に等しくなる。
ケース2においては、X0,X1,Y0およびY1における信号の全てが加速される。しかしながら、この時、X0,Y0を伝搬する信号は隣の基準を加速させる。その結果、Z0における移行がZ1における移行よりも速く、したがって、図1に基づき、Zが論理「0」に等しくなる。
ケース3において、X0を伝搬する信号またはY0を伝搬する信号は、隣り合う基準と同期され、その結果、基準を加速させることができる。Y1における信号は加速されないため、Z0における移行がZ1における移行よりも速い。したがって、図1に基づき、Zが論理「0」に等しくなる。
そのため、これらの3つのケースを検討すると、図2の回路がANDゲート200を実現することが分かる。
同様の論法を適用することにより、図3に示されるORゲート300の機能を確認できる。
当業者であれば分かるように、本発明において、動詞「加速する」とは、隣の配線上における有利な信号伝搬によって引き起こされる配線の信号伝搬速度と、隣の配線に有利な信号伝搬の無い配線であってその配線の信号伝搬がその周囲とのクロストークにより更に妨げられた状態になっている配線の信号伝搬速度との間の差を表わすために使用されている。その結果、第1の状況での信号伝搬速度は、第2の状況での信号伝搬速度よりも速く、そのため、第1の状況での配線における信号伝搬は、第2の状況での配線の信号伝搬に対して「加速される」。言うまでもなく、前述の記載で使用されるように動詞「加速する」の使用は、配線上における信号伝搬の実際の速度の増大を表わすものとして必ずしも解釈されるべきではない。
図4は、本発明に係る遅延コーディング回路の他の実施形態を示している。この実施形態においては、インバータ400が実現されている。Xが論理「0」に等しい場合には、X0における移行がX1における移行よりも速く、そのため、図1およびその詳細な説明で述べた従来の遅延コーディングに基づき、Zが論理「1」となる。Xが論理「1」に等しい場合には、X1における移行がX0における移行よりも速く、そのため、図1に示される遅延コーディングに基づき、Zが論理「0」となる。
図5は、本発明において採用される速度マッチングゲート500を示している。干渉遅延論理(interference delay logic)における重要な事項は、基準等の信号が適切な速度、すなわち明確な速度を有しているということである。任意環境では1つの配線にわたって伝搬する信号は、配線と環境との相互作用によって生じる何らかの遅延を常に伴う。一方、本発明の技術を採用した、相互に作用する配線対のうちの1つの配線は、任意の環境(ランダム環境)に伴う遅延よりも遅延を少なくできる。これは、両方の配線が過渡的な信号のマッチングを続けることができるという事実により、配線対のうち隣接する配線とのクロストークを減少させることができるからである。その結果、本発明に係る多数のゲートがカスケード接続される構成においては、これらのゲートを通じて伝搬する信号が、上記効果によって実質的に利益を得ることができ、また、信号伝搬速度の上限を基準によって規定することを確実にするためには、適切に加速された基準、すなわち、相互作用する配線における有利な信号伝搬により信号伝搬速度が最適化される基準であって、この有利な効果に適合する基準を設けなければならない。そのため、速度マッチングゲートが必要とされる。そのようなゲートが図5に示されている。速度マッチングゲート500は、2つの出力端子、すなわち、出力端子520および530を有している。配線X1における信号の伝搬速度は、相互作用するオープン出力端子530を出力端子520に加えることにより増大される。この場合、出力端子520は受信器504に接続される。配線X1に対する負荷を減らして信号の伝搬速度を最適化することができるように、両方の出力端子520および530にはドライバ502が含まれている。出力端子530のスイッチング動作は出力端子520のスイッチング動作に適合するため、出力端子520とその周囲環境との間のクロストークが減少され、これにより、出力端子520に対するクロストークの影響が減少し、出力端子520における信号の伝搬速度が改善する。ドライバ502および受信器504は、技術的に知られた任意のバッファまたはドライバによって実現されてもよい。
前述したように、信号値が論理レベルによって表わされるブール領域Iと信号値が信号の到達時間の差によって表わされる遅延コーディング領域IIとの間で変換が行なわれる場合には、単に、遅延エンコーダ120および遅延デコーダ140の形態を成すトランジスタが必要なだけである。論理的ネットワークにおいて使用されるトランジスタの相対的な数は、カスケード接続されたゲートの数が増大するにつれて減少する。これは、遅延コーディング領域II内で全ての論理計算を行うことができ、また、2つの領域IとIIとの間のインタフェースにおいてのみトランジスタが必要とされるからである。遅延コーディングされた複数のゲートから成る広域ネットワークは、このインタフェースにトランジスタを必要とするだけである。信号経路すなわち出力端子520,530を伝搬する信号を増幅するために、おそらく、簡単なトランジスタバッファ、例えばドライバ502が使用される。2つの配線の各々は、加速が行なわれるように、独自のドライバ502を有している。なお、2つの配線の長さは設計パラメータであり、2つの配線の長さが平行に長く延びるほど、更に大きな加速が得られる。
本発明に係る遅延コーディングは、電気信号のための相互接続において使用できることが好ましい。相互接続、例えばプリント回路基板上のバスは、一方の場所から他方の場所へビットを送信するための受動素子である。図6は一般的なバス構造600を示している。このバス構造は、配線上を伝搬する信号を増幅させるために、フリップフロップ1と、バッファ2と、配線3とを有している。遅延コーディングを使用することにより、信号を送信しながらバス上で論理計算を行うことができる。
図7は、バス構造または他のマルチ配線構造において使用される場合における本発明に係る遅延コーディングの一実施形態の回路700を示している。データ配線610は、プログラム配線620と信号配線630とに分割されている。前述したように、移行がデータ配線610で行なわれる場合にだけ計算が実行され得る。クロストークの作用を採用するためには、すなわち、信号配線630を伝搬する信号の速度を変更するためには、信号配線630およびプログラム配線620が互いに電気的に結合されていなければならない。プログラム配線620と信号配線630との同期化は重要な問題である。なぜなら、プログラム配線620により信号配線630で引き起こされる遅延変化は最大にすることが好ましいからである。前述したように、信号配線630における過渡的な作用と基準配線640におけるそれとを比較することにより遅延コーディングされた信号をバイナリ信号に変換するために、標準的な遅延デコーダ140を使用することができる。配線610、620、630、640は、所望の信号強度を配線で得るために、適切なドライバ回路602を備えてもよい。
以下、論理計算の原理について説明する。初期設定により、基準配線640を伝搬する(他の信号配線と共有できる)信号は、信号配線630を伝搬する信号よりも速い。これにより、遅延デコーダ140の出力Z EXTRAにおいて論理値「0」が生じる。しかしながら、計算条件が満たされている場合、すなわち、a×(b+c)である場合、信号配線を伝搬する信号は、プログラム配線620を伝搬する信号によって加速される。そのため、Z EXTRAが論理「1」に等しくなり、論理関数Z EXTRA=a×(b+c)が実行される。遅延デコーダ140の入力X,Yを交換することにより、逆の関数が実行される。この特定の論理関数だけが例示されているが、任意の論理関数を実行することができることは明らかである。図7から分かるように、遅延エンコーダ120は、前述したように、トランジスタ122および124によって実施される。
図8は、バス構造または他のマルチ配線構造において使用される場合における本発明に係る遅延コーディングの他の実施形態を示している。ここで、図7の回路700がブロックで示されており、このブロックの後にリピータ720が続いている。1つのブロック700および1つのリピータ720が1つのステージを形成している。各ステージは、計算を行うことができるとともに、前のステージからのデータを使用することができる。バスにおける従来の送信経路は、「Data」および「Z」を介して伝搬する信号を含んでいる。変数a,bおよびcは追加のデータ伝送を表わしており、また、Z EXTRAは追加の計算済みデータ伝送を表わしている。なお、計算性能を有すること無くデータ伝送が行なわれてもよい。
図8のようにステージをカスケード接続する場合には、各ステージ毎に、ブール領域Iから遅延コーディング領域IIへと変換が行なわれる。次のステージへとデータを送る場合には、遅延コーディング領域IIからブール領域Iへと変換が行なわれる。
なお、前述した実施形態は例示的なものであって本発明を限定するものではなく、また、当業者であれば、添付の請求の範囲から逸脱することなく多くの変形例を設計することができる。請求の範囲において、丸括弧の中に示された任意の参照符号は、請求の範囲を限定するものと解釈されるべきではない。文言「備える、具備する(comprising)」は、請求項中に挙げられた構成要素やステップ以外の構成要素やステップを排除するものではない。要素に先行する用語「1つ(a)」または「1つ(an)」は、そのような要素が複数あることを排除するものではない。幾つかの手段を列挙する装置の請求項においては、これらの幾つかの手段をハードウェアの1つの同じ部分によって具現化することができる。特定の手段が互いに異なる従属請求項に単に記載されているというだけで、これらの手段の組み合わせを有利となるように使用することができないというものではない。
Claims (10)
- 電子回路内で情報を符号化するための方法であって、前記回路は少なくとも2つの電気的に結合された信号経路を備え、
当該方法は、
前記複数の信号経路を伝搬する複数の信号が第1の論理レベルから第2の論理レベルへと移行するときにこれらの信号間の相対的な遅延を決定するステップと、
前記複数の信号間の相対的な遅延に依存して、更なる論理レベルを有する1つの出力信号を生成するステップとを具備する方法。 - 1つの論理信号を、前記信号経路のうち対応する信号経路を伝搬する2つの信号に分割するステップを更に具備することを特徴とする請求項1に記載の方法。
- 前記信号経路のうちのいずれかの信号経路を伝搬する最速の信号と同期化される基準信号を生成するステップを更に具備することを特徴とする請求項1または請求項2に記載の方法。
- 前記複数の信号経路を伝搬する前記複数の信号間の相対的な遅延を生成するステップを更に具備することを特徴とする請求項1から請求項3のいずれか一項に記載の方法。
- 前記出力信号を生成するステップは、遅延デコーダによって実行されることを特徴とする請求項1に記載の方法。
- 情報を符号化するための電子回路であって、前記電子回路は、少なくとも2つの電気的に接続された信号経路を備え、
当該回路は、
前記複数の信号経路を伝搬する複数の信号が第1の論理レベルから第2の論理レベルへと移行するときにこれらの信号間の相対的な遅延を決定する手段と、
前記2つの信号間の相対的な遅延に依存して、更なる論理レベルを有する1つの出力信号を生成する手段とを備える電子回路。 - 1つの論理信号を、前記複数の信号経路のうち対応する信号経路を伝搬する2つの信号に分割する手段を更に備えることを特徴とする請求項6に記載の回路。
- 前記信号経路のうちのいずれかの信号経路を伝搬する最速の信号と同期化される基準信号を生成する手段を更に備えることを特徴とする請求項6または7請求項に記載の回路。
- 前記複数の信号経路を伝搬する前記複数の信号間の相対的な遅延を生成する手段を更に備えることを特徴とする請求項6に記載の回路。
- 前記出力信号を生成する手段は、遅延デコーダを備えていることを特徴とする請求項6に記載の回路。
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8145442B2 (en) * | 2009-01-30 | 2012-03-27 | Synopsys, Inc. | Fast and accurate estimation of gate output loading |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5140449A (ja) * | 1974-10-04 | 1976-04-05 | Toray Industries | Makitorisochi |
JPH05227035A (ja) * | 1992-02-14 | 1993-09-03 | Nissan Motor Co Ltd | 通信装置 |
JP2000013333A (ja) * | 1998-04-22 | 2000-01-14 | Fujitsu Ltd | ノイズ除去方法および伝送回路 |
JP2003032084A (ja) * | 2001-07-19 | 2003-01-31 | Fujitsu Ltd | 入出力インタフェースおよび半導体集積回路 |
JP2005210736A (ja) * | 2005-01-31 | 2005-08-04 | Fujitsu Ltd | 入出力インタフェースおよび半導体集積回路 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3084223A (en) * | 1960-12-23 | 1963-04-02 | Bell Telephone Labor Inc | Crosstalk reduction in plural carrier multiplex systems |
JPS5784149A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS604347A (ja) * | 1983-06-22 | 1985-01-10 | Fuji Xerox Co Ltd | デイジタル信号伝送システムの障害対策方式 |
US5493588A (en) * | 1992-01-22 | 1996-02-20 | Trimble Navigation Limited | Multipath compensation for code phase signals |
IL120538A (en) * | 1997-03-26 | 2000-11-21 | Dspc Tech Ltd | Method and apparatus for reducing spread-spectrum noise |
US6148038A (en) * | 1997-03-31 | 2000-11-14 | Sun Microsystems, Inc. | Circuit for detecting and decoding phase encoded digital serial data |
US6480548B1 (en) * | 1997-11-17 | 2002-11-12 | Silicon Graphics, Inc. | Spacial derivative bus encoder and decoder |
US6731622B1 (en) * | 1998-05-01 | 2004-05-04 | Telefonaktiebolaget Lm Ericsson (Publ) | Multipath propagation delay determining means using periodically inserted pilot symbols |
JP2001326584A (ja) * | 2000-05-18 | 2001-11-22 | Nec Corp | パス検出方式と受信装置 |
KR100335503B1 (ko) * | 2000-06-26 | 2002-05-08 | 윤종용 | 서로 다른 지연 특성을 동일하게 하는 신호 전달 회로,신호 전달 방법 및 이를 구비하는 반도체 장치의 데이터래치 회로 |
JP3813490B2 (ja) * | 2001-10-30 | 2006-08-23 | 富士通株式会社 | スペクトラム拡散レイク受信機 |
JP2003316736A (ja) * | 2002-04-19 | 2003-11-07 | Oki Electric Ind Co Ltd | Usb回路およびデータ構造 |
US6958721B2 (en) * | 2003-09-18 | 2005-10-25 | The Regents Of The University Of Colorado | Matched delay line voltage converter |
US20070271535A1 (en) * | 2006-05-16 | 2007-11-22 | National Tsing Hua University | Method for crosstalk elimination and bus architecture performing the same |
-
2003
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5140449A (ja) * | 1974-10-04 | 1976-04-05 | Toray Industries | Makitorisochi |
JPH05227035A (ja) * | 1992-02-14 | 1993-09-03 | Nissan Motor Co Ltd | 通信装置 |
JP2000013333A (ja) * | 1998-04-22 | 2000-01-14 | Fujitsu Ltd | ノイズ除去方法および伝送回路 |
JP2003032084A (ja) * | 2001-07-19 | 2003-01-31 | Fujitsu Ltd | 入出力インタフェースおよび半導体集積回路 |
JP2005210736A (ja) * | 2005-01-31 | 2005-08-04 | Fujitsu Ltd | 入出力インタフェースおよび半導体集積回路 |
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