JP2005210736A - 入出力インタフェースおよび半導体集積回路 - Google Patents
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Abstract
【解決手段】 信号線上を伝達される信号の遷移エッジと基準タイミング信号の遷移エッジとの時間差によって、論理値が表現される。このため、1本の信号線で複数ビットの論理値を伝送できる。すなわち、少ない信号線で大量のデータを伝送できるため、データの転送ートを大幅に向上できる。したがって、信号線の本数を従来に比べ減らすことができる。信号線の本数が少なくて済むため、信号の出力回路(出力バッファ)の数および入力回路(入力バッファ)の数を減らすことができる。動作する回路が少なくなるため、信号の送信側および受信側の双方において、消費電力を小さくできる。また、信号線の本数が少なくて済むため、信号線の配線領域を小さくできる。
【選択図】 図13
Description
ータを伝送できる。1回の信号の送信で大量のデータを伝送できるため、データの転送ートを大幅に向上できる。したがって、信号線の本数を従来に比べ減らすことができる。信号線の本数が少なくて済むため、信号の出力回路(出力バッファ)の数および入力回路(入力バッファ)の数を減らすことができる。動作する回路が少なくなるため、信号の送信側および受信側の双方において、消費電力を小さくできる。また、信号線の本数が少なくて済むため、信号線の配線領域を小さくできる。
線を双方向にすることで、さらに信号線の本数を削減できる。
ス信号の後エッジよりタイミングが早いと判定されたとき、それぞれ低レベル、高レベルになる。転送回路36が出力する相補の転送信号についても同様である。また、デコーダ38の枠内に示した記号A、B、C、Dは、その記号を指す転送回路からの転送信号が高レベルのとき、記号に対応するLパルス信号の遷移エッジのタイミングが早いことを示している。ここで、記号A、B、C、Dは、それぞれ、データバス線DA、DB、DC、DDを伝達されるLパルス信号に対応している。
ため、信号の送信側および受信側の双方において、消費電力を小さくできる。また、データバス線DA-DDの本数が少なくて済むため、その配線領域を小さくできる。
集積回路のチップサイズを小さくできる。データバス線の本数が減るため、その配線領域を減らすことができる。
図16の受信回路42内の遅延回路50は、基準タイミング信号TZに同期して、タイミング信号TDZ1-TDZ4を順次出力する(図18(c)、(d))。伝送された信号SIGの立ち上がりエッジのタイミングは、タイミング信号TDZ1-TDZ4の立ち上がりエッジのタイミングより早い。このため、ラッチ回路52a、52b、52cは、それぞれ高レベルの信号SIGを取り込み、高レベルのラッチ信号L1-L3および低レベルのラッチ信号/L1-/L3を出力する(図示せず)。
(付記1) 信号線上を伝達される信号の遷移エッジと基準タイミング信号の遷移エッジとの時間差によって、論理値を表現することを特徴とする入出力インタフェース。
(付記2) 付記1記載の入出力インタフェースにおいて、
複数ビットで表現される論理値をそれぞれ所定の遅延時間に変換し、基準タイミング信号に対して前記遅延時間だけ遅れた前記信号を前記信号線に出力する送信回路と、
前記信号線を介して伝達される前記信号の遷移エッジの前記基準タイミング信号に対する遅延時間を検出し、この遅延時間に応じて論理値を生成する受信回路とを備えていることを特徴とする入出力インタフェース。
(付記3) 付記2記載の入出力インタフェースにおいて、
前記送信回路は、前記基準タイミング信号を前記論理値に応じて遅延させ、前記信号を生成する可変遅延回路を備えていることを特徴とする入出力インタフェース。
(付記4) 付記2記載の入出力インタフェースにおいて、
前記受信回路は、前記基準タイミング信号に基づいて該基準タイミング信号と位相の異なる複数のタイミング信号を生成する遅延回路と、
前記信号の位相と前記タイミング信号の位相とをそれぞれ比較し、前記信号の前記基準タイミング信号に対する遅延時間を検出する比較回路とを備えていることを特徴とする入出力インタフェース。
(付記5) 付記4記載の入出力インタフェースにおいて、
前記比較回路は、前記信号を前記タイミング信号でそれぞれラッチする複数のラッチ回路と、
前記ラッチ回路にそれぞれラッチされた信号の論理レベルに基づいて論理値を生成するエンコーダとを備えていることを特徴とする入出力インタフェース。
(付記6) 付記2記載の入出力インタフェースにおいて、
前記信号は、データおよびアドレスの少なくともいずれかを表す信号であることを特徴とする入出力インタフェース。
(付記7) 付記2記載の入出力インタフェースにおいて、
前記受信回路が生成する前記論理値は、前記信号を送信する装置で扱われる元の論理値であることを特徴とする入出力インタフェース。
(付記8) 付記2記載の入出力インタフェースにおいて、
前記送信回路および前記受信回路は、それぞれ別の半導体チップ上に形成されていることを特徴とする入出力インタフェース。
(付記9) 付記2記載の入出力インタフェースにおいて、
前記送信回路および前記受信回路は、同じ半導体チップ上に形成されていることを特徴とする入出力インタフェース。
(付記10) 付記2記載の入出力インタフェースにおいて、
前記送信回路および前記受信回路は、複数の半導体チップ上にそれぞれ形成され、
前記各半導体チップは、前記他の半導体チップが出力する前記信号および前記基準タイミング信号をそれぞれ受信する第1入力回路および第2入力回路と、外部クロック信号に基づいて前記基準タイミング信号を生成する信号生成回路と、前記信号を出力する第1出力回路とを備えていることを特徴とする入出力インタフェース。
(付記11) 付記10記載の入出力インタフェースにおいて、
前記各半導体チップは、前記基準タイミング信号を外部に出力する第2出力回路を備えていることを特徴とする入出力インタフェース。
(付記12) 付記11記載の入出力インタフェースにおいて、
前記第2入力回路の入力および前記第2出力回路の出力は、共通の外部端子に接続されていることを特徴とする入出力インタフェース。
(付記13) 付記10記載の入出力インタフェースにおいて、
前記第1入力回路の入力および前記第1出力回路の出力は、共通の外部端子に接続されていることを特徴とする入出力インタフェース。
(付記14) 複数ビットで表現される論理値をそれぞれ所定の遅延時間に変換し、基準タイミング信号に対して前記遅延時間だけ遅れた前記信号を信号線に出力する送信回路を備えていることを特徴とする半導体集積回路。
(付記15) 信号線を介して伝達される信号の遷移エッジの基準タイミング信号に対する遅延時間を検出し、この遅延時間に応じて論理値を生成する受信回路を備えていることを特徴とする半導体集積回路。
12 装置
14 データ送信回路
16 データ受信回路
18 プリデコーダ
20 遅延回路
20a 遅延段
22 選択回路
23b 比較器
24 選択回路
26 エッジ生成回路
26a エッジ生成部
28 入力回路
30、32 比較回路
30b 比較器
34、36 転送回路
38 デコーダ
40 送信回路
40a リードアンプ
42 受信回路
44 デコーダ
46 可変遅延回路
48 出力部
50 遅延回路
52a、52b、52c ラッチ
54 エンコーダ
56 デコーダ
58 データ生成回路
60、62 半導体集積回路
64 SIG入力バッファ
66 SIG出力バッファ
68 TZ入力バッファ
70 TZ出力バッファ
72 TZ生成回路
74 クロック入力バッファ
76 メモリインタフェースデバイス
78 半導体メモリデバイス
80 アドレス入力バッファ
82 コマンド入力バッファ
CLK 外部クロック信号
D0-D8 論理値
DA、DB、DC、DD データバス
DATA データバス線
DLY1、DLY2、DLY3、DLY4 遅延信号
DT0、DT1 論理値、データ
N1-N8 タイミング信号
RDT0、RDT1 論理値
SIG 信号
STD 基準信号
T0、T1、T2、T3 デコード信号
TDZ1、TDZ2、TDZ3、TDZ4 タイミング信号
TZ 基準タイミング信号
Claims (5)
- 信号線上を伝達される信号の遷移エッジと基準タイミング信号の遷移エッジとの時間差によって、論理値を表現することを特徴とする入出力インタフェース。
- 請求項1記載の入出力インタフェースにおいて、
複数ビットで表現される論理値をそれぞれ所定の遅延時間に変換し、基準タイミング信号に対して前記遅延時間だけ遅れた前記信号を前記信号線に出力する送信回路と、
前記信号線を介して伝達される前記信号の遷移エッジの前記基準タイミング信号に対する遅延時間を検出し、この遅延時間に応じて論理値を生成する受信回路とを備えていることを特徴とする入出力インタフェース。 - 請求項2記載の入出力インタフェースにおいて、
前記送信回路および前記受信回路は、複数の半導体チップ上にそれぞれ形成され、
前記各半導体チップは、
前記信号を他の前記半導体チップから受信するときに、前記他の半導体チップが出力する前記信号および前記基準タイミング信号をそれぞれ受信する第1入力回路および第2入力回路と、
前記信号を他の前記半導体チップに送信するときに、外部クロック信号に基づいて前記基準タイミング信号を生成する信号生成回路および前記信号を出力する第1出力回路とを備えていることを特徴とする入出力インタフェース。 - 複数ビットで表現される論理値をそれぞれ所定の遅延時間に変換し、基準タイミング信号に対して前記遅延時間だけ遅れた前記信号を信号線に出力する送信回路を備えていることを特徴とする半導体集積回路。
- 信号線を介して伝達される信号の遷移エッジの基準タイミング信号に対する遅延時間を検出し、この遅延時間に応じて論理値を生成する受信回路を備えていることを特徴とする半導体集積回路。
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