TW546816B

TW546816B - Input/output interface and semiconductor integrated circuit having input/output interface

Info

Publication number: TW546816B
Application number: TW090129966A
Authority: TW
Inventors: Yasurou Matsuzaki
Original assignee: Fujitsu Ltd
Priority date: 2001-07-19
Filing date: 2001-12-04
Publication date: 2003-08-11
Also published as: EP1286470B1; EP1286470A2; JP3696812B2; KR100789195B1; EP1701447B1; US20030016056A1; EP1286470A3; KR20030009032A; EP1701447A3; US6769044B2; JP2003032084A; EP1701447A2

Description

546816 A7 ^_B7 _ 五、發明説明（）【發明之技術領域】本發明係有關於一種用以於半導體積體電路間或半導體積體電路内收發信號之輸入/輸出介面。【發明之背景】以往之輸入/輸出介面係藉對應二進數而使信號線變化為高位準或低位準而收發信號者。此時，1條信號線可傳送1位元之資料。【發明所欲解決之問題】該種輸入/輸出介面中，由於依傳送信號之位元數而增加信號線之數量，故有愈增加傳送量，半導體積體電路之晶片尺寸即愈大或系統基板之面積愈大之問題。又，各位疋皆需要用以對信號線輸出或輸入資料之輸出入電路。因此’ 一旦增加信號線數量，輸出入電路之數量亦將增加，而有因開關而導致充放電電流增加之問題。即，隨著資料之位元寬增大，消粍電力亦將增加。特別是以電池作為電源之手機等隨身電器中，所處理之資料量正大幅增加。由於資料量之增大將對該等隨身電器之動作時間造大極大影響，故為一大問題。對1條信號線傳送複數位元之資料之技術已揭示於曰本公開公報特開平5-227035號及特開平10_1〇7684號中。在特開平5-227035號公報中，可藉脈衝信號之脈衝寬及遷移邊緣之時間之組合*表現邏輯值。然而，由於表現2位元資料需要4個參數Τ1〜Τ4,故發送電路及接收電路之構造複雜。又，由於各參數Τ1〜Τ"要充裕之時間’故難以進行 5張Μ規格⑵Ο·公釐) ------ 斗 546816 A7 _____ B7 _ 五、發明説明纟 ) 發送電路及接收電路之時間設計。因此，脈衝信號之週期時間必須增長。特開平1〇-1〇7684號公報中，則可以波譜擴散通訊方式藉時間上鄰接之框格信號所產生之時間差而表現數位資料。一般而言，此種傳送方式之收發電路複雜且消粍電力大。本發明之目的即在提供一種可以少數信號線傳送大量資料之輸入/輸出介面及半導體積體電路。本發明之另一目的在藉減少信號線數卻不減低資料傳送率，而減少輸入電路及輸出電路之數量，並減少消粍電力。本發明之其他目的則在藉減少信號線數卻不減低資料傳送率，而縮小信號線之配線領域。【解決問題之方法】申請專利範圍第1項之輸入/輸出介面係可依分別傳達於複數信號線上之複數信號之遷移邊緣之時間順序而表現邏輯值者。因此，藉遷移邊緣之時間之組合，即可以少數信號線傳送大量資料。由於可以1次之信號發送傳送大量資料，故可大幅提昇資料之傳送率。又，由於少數信號線即已足夠，故可減少信號之輸出電路（輸出緩衝器）數量及輸入電路（輸入緩衝器）數量。且，由於進行動作之電路少，故可於信號之發送側及接收侧雙方減少消粍電力。另，由於少數信號線即已足夠，故可縮小信號線之配線領域。 -5- 本紙張尺度適用中國國家標準（CNS) A4規格（21〇X297公釐） 546816 A7 ____B7 五、發明説明彳) 又’由於可以遷移邊緣之時間之差（相對值）表現邏輯’故無須基準信號。即，無須使基準信號於信號之發送側及接收側同步。因此，可簡化信號之發送電路及接收電路之構造。又’藉將用以發送信號之電路及用以接收信號之電路形成於不同半導體晶片上，即可減少配線於半導體晶片間之信號線之數量。舉例言之，當於印刷電路基板上裝配半導體晶片時，可縮小印刷電路基板之信號線領域。結果，由於印刷電路基板縮小，故可將系統小型化，並降低系統之成本。藉將用以發送信號之電路及用以接收信號之電路形成於同一半導體晶片上，則可縮小半導體晶片内之配線領域。結果，可縮小半導體晶片之晶片尺寸，並降低晶片成本0 申請專利範圍第2項之輸入/輸出介面中，由於使用信號之複數遷移邊緣，並組合信號之各遷移邊緣之時間順序而表現邏輯值，故可傳送更大量之資料。申請專利範圍第3項之輸入/輸出介面中，可使用脈衝信號之遷移邊緣之時間順序而表現邏輯值。此時，可僅使用脈衝信號之前緣或後緣，亦可使用脈衝信號之前緣及後緣雙方。當使用脈衝信號之前緣及後緣雙方時，可以4條信號線表現576種邏輯。其係超過二進制資料之9位元（512種）者。藉以3條以上構成信號線，即可比直接傳送二進制資料更為提高效率。特別是由於如資料或位址等般，若將本發本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -6- 546816 A7 一 _B7_ 五、發明説明) 明應用於一般位元數較多之信號，則可大幅削減匯流排線之數量’故可達成消耗電力之大幅削減及裝置之小型化。申請專利範圍第4項之半導體積體電路中，發送電路具有縱續連接有複數延遲段之延遲電路、選擇電路及邊緣生成電路。延遲電路係用以於初段之延遲段接收基準信號，並由各延遲段輸出使基準信號延遲而得之時間信號者。選擇電路係可依邏輯值而就各信號線選擇任一時間信號者。邊緣生成電路則係可與選出之時間信號同步而生成信號之遷移邊緣者。如上所述，藉構成簡易之邏輯電路，即可傳送大量資料。當欲以脈衝信號之前緣及後緣雙方之組合表現邏輯時’可形成用以分別輸出前緣用及後緣用之時間信號之延遲電路，以及前緣用及後緣用之選擇電路。舉例言之，藉於邊緣生成電路形成開口型（0pen drain type)之輸出電晶體，即可對匯流排線連接複數之發送電路。藉於發送電路形成用以解讀邏輯值之譯碼器，選擇電路即可依譯碼器之解讀結果而輕易選擇時間信號。申清專利範圍第5項之半導體積體電路中，接收電路包含具有複數比較器之比較電路及具有譯碼器之邏輯值生成電路。比較電路係用以比較信號之遷移邊緣之時間順序者。比較器並可由用以接收相異之2信號之正反器（正反器）所構成。邏輯值生成電路係用以解讀譯碼器比較電路之比較結果，並依解讀結果生成邏輯值者。此時，接收電路可將發送電路所傳送之原邏輯值復原，亦可生成與發送電路本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297&^) 546816 A7 B7___ 五、發明説明纟) 所傳送之邏輯值不同之邏輯值（諸如反轉邏輯）。如上所述，藉構成簡易之邏輯電路，即可傳送大量資料。申請專利範圍第6項之輸入/輸出介面係可依傳達於信號線上之信號之遷移邊緣與基準時間信號之遷移邊緣之時間差而表現論現值者。即，可以少數信號線傳送大量資料。由於可以1次之信號發送傳送大量資料，故可大幅提昇資料之傳送率。因此，可比以往減少信號線之數量。由於少數信號線即已足夠，故可減少信號之輸出電路（輸出緩衝器）數量及輸入電路（輸入緩衝器）數量。而，由於進行動作之電路減少，故可於信號之發送側及接收侧雙方減少消粍電力。又，由於少數信號線即已足夠，故可縮小信號線之配線領域。申請專利範圍第7項之輸入/輸出介面及申請專利範圍第9、10項之半導體積體電路中，發送電路係用以將以複數位元表現之邏輯值分別轉換成預定之延遲時間者。邏輯值則可作為已相對基準時間信號延遲延遲時間量之信號而朝信號線輸出。接收電路係用以檢出經信號線而傳達之信號之遷移邊緣相對基準時間信號之延遲時間，並依該延遲時間生成邏輯值者。接收電路亦可使信號延遲對應邏輯值之延遲時間量。接收電路並可僅藉檢出信號相對基準時間信號之延遲時間而生成邏輯值。因此，可以簡易之發送電路將邏輯值轉換成信號’並以簡易之接收電路將信號轉換成邏輯值。接收電路可將發送電路所傳送之原邏輯值復原，亦可生成與發送電路所傳送之邏輯值不同之邏輯值（諸如本紙張尺度適用中國國家標準（CNS) A4規格（2^97公酱) -8- 546816 五、發明説明f / 反轉邏輯）。特別是如資料或位址等般，若對一般位元數較 f之信號應用本發明，料於可大㈣減匯流排線之數里故可達成消牙毛電力之大幅削減及裝置之小型化。牛幻p之亦可藉於發送電路形成可變延遲電路，並依邏輯值變更可變延遲電路之延遲時間，而生成發送之信 ° 接收電路中，藉形成用以生成與基準時間_號相位不同之複數時間信號之延遲電路，以及可分別比較賴收=信號之相位與時間信號之相位並檢出信號相對基準時間仏號之延遲時間之比較電路，即可輕易生成邏輯值。此時、，藉於比較電路形成可以上述時間信號將信號分別鎖存複數鎖存電路’即可藉分別鎖存於鎖存電路之邏輯位準表現信號之相位。進而，藉於比較電路形成簡易之編碼器，則可依據鎖存於鎖存電路之邏輯位準而生成邏輯值。藉將發送電路與接收電路形成於不同半導體晶片上，則可減少配線於半導體晶片間之信號線數。舉例言之，當欲於印刷電路基板上裝設半導體晶片冑，可縮小印刷電: 基板之信號線領域。結果，由於印刷電路基板縮小，故可使系統小型化，並降低系統之成本。藉將發送電路及接收電路形成於同一半導體晶片上，則可縮小半導體晶片内之配線領域。結果，可縮小半導體晶片之晶片尺寸，而降低晶片成本。申請專利範圍第8項之輸入/輸出介面中，由於發送電路及接收電路分別形成於複數之半導體晶片上，故可以少數信號線進行資料之收發。此時，各半導體晶片上可形成本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -9- 諸如用於信號之接收而可分別接收其他半導體晶片所輸出之信號及基準㈣信號之第1輸人電路及第2輸人電路，並形成用於信號之發送*可輪出信號之&輸出電路可依外部時鐘信號而生成基準時間信號之信號生成電路及可朝外部輸出基準時間信號之第2輸出電路。此時，藉連接第1輸入電路之輸入及第丨輸出電路之輸出與共用之外部端子，並使信號線為雙肖，則可進而削減信號線之數量。同樣地，可藉連接第2輸入電路之輸入及第 2輸出電路之輸出與共用之外部端子，並使基準時間信號之信號線為雙向，而進一步削減信號線之數量。【本發明之實施例】以下’參照附圖以說明本發明之實施例。第1圖係顯示本發明之第i基本原理者（對應申請專利範圍第1乃至第5項）。在此，就使用4條資料匯流排線（信號線）DA、DB、DC、DD而自裝置10朝裝置12傳送資料之例加以說明。裝置10之資料之發送電路14係用以對資料匯流排線 DA、DB、DC、DD輸出低位準之脈衝（以下稱之為L脈衝）者。資料之邏輯值則可以L脈衝之遷移邊緣之時間順序表現。即，L脈衝之前緣（D緣）之組合可表現24種邏輯，l脈衝之後緣（U緣）之組合則可進而表現24種邏輯。藉組合前緣與後緣，則可表現576種邏輯。其係超過二進制資料之9位元（512種）者。換言之，本發明可僅使用4條資料匯流排線本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -10- 546816 A7 B7 五、發明説明 DA、DB、DC、DD而發送9位元以上之資料。對資料匯流排線D A〜DD輸出之信號之前緣間之最小間隔及後緣間之最小間隔設定為tD 1，最接近之前緣與後緣之間隔則設定為 tD2。如上所述，對資料匯流排線DA〜DD輸出之信號之眾前緣及眾後緣並不一致，且最接近之前緣及最接近之後緣分別具有間隔tDl。間隔tDl係設定為可判定遷移邊緣之順序之值者，間隔tD2則係設定成即便於脈衝寬度最小之信號中亦可辨別前緣及後緣之值者。具體而言，間隔tD 1、tD2 係配合發送電路14、接收電路16及傳輸線（本例中係指資料匯流排線DA〜DD)之特性而設定者。另，裝置12之資料之接收電路16係用以判定經資料匯流排線DA、DB、DC、DD而傳送之信號之前緣及後緣之時間順序，並生成邏輯值者。在此，接收電路丨6亦可復原於裝置10處理之邏輯值（原邏輯值），或生成於裝置12處理之固有之邏輯值（諸如原邏輯值之反轉資料由於邏輯係以信號之遷移邊緣之相對順序表現者，故於裝置10、12間，無須與使用基準信號等傳達之信號同步。因此，裝置10之資料發送電路14及裝置12之資料接收電路 16之時間設計較容易。資料匯流排線上所傳達之信號之偏斜（skew)問題則可藉使資料匯流排線之配線長一致而加以輕易解決。結果，即可以簡易之發送電路14及接收電路確實地傳達大量資料。另’以脈衝信號之前緣及後緣之順序表現邏輯時，藉使用5條資料匯流排線，即可表現144〇〇種（(〜& 2)2) (請先閲讀背面之注意事項再壤寫本頁)

•、可I

-11- 546816 A7 B7 五、發明説明邏輯。其係超過二進制資料之13位元（8192種）者。第2乃至第12圖係顯示本發明之輸入/輸出介面之半導體積體電路之第1實施例者。本實施例係與申請專利範圍第 1乃至第5項相對應者。附圖中由複數條構成之信號線則以粗線表示。

頁訂輸入/輸出介面包含有第1圖所示之裝置1〇之資料發送電路14、裝置12之資料接收電路16及用以自裝置1〇傳送資料至裝置12之資料匯流排線DA、DB、Dc、DD。舉例言之，裝置10係微電腦，裝置12.DRAM等半導體記憶裝置。即，裝置10、12係作為其他半導體晶片而裝設於系統基板等者。在第1圖所示部分以外，裝置10、12間並配線有用以傳達控制信號、位址信號之信號線。第2圖係詳細顯示裝置1〇之發送電路14者。發送電路μ 則包含預譯碼器18、延遲電路2〇、選擇電路22、24及邊緣生成電路26。預譯碼器18係用以解讀9位元之邏輯值D8〜D〇，並輸出解讀信號者。路延號延遲電路20具有縱續連接之7個延遲段2〇a。初段之延遲段20a係用以接收基準信號STD者。基準信號std則係高位準之脈衝信號。各延遲段2〇a係可依次使基準信號std延遲，並加以輸出以作為時間信號1^2〜_者。又，延遲電 20係用以輸出基準信號STD以作為時間信號…者。即，遲電路20係作為用以生成遷移邊緣相異之複數時間信 N1〜N8之時間信號生成電路而動作者。延遲段2〇a内之記號本紙張尺度適用_國國家標準（⑽）A4規格（21〇x297公奢: -12- 546816 A7 _B7 _ 五、發明説明（◦) tD卜tD2則分別代表第1圖之間隔（延遲段2〇a之延遲時間）。選擇電路22係用以設定發送電路14所輸出之L脈衝信號之前緣時間之電路。選擇電路22並具有譯碼器 DEC1〜DEC4及選擇器SEL1〜SEL4。譯碼器DEC1〜DEC4係、可使用解讀信號而生成用以使選擇器SEL1〜SEL4動作之選擇信號者。譯碼器DEC 1〜DEC4之邏輯係依後述之轉換表而決定者。各選擇器SEL1〜SEL4則係可依選擇信號而朝節點 (node)NDD、NCD、NBD、NAD中任一輸出時間信號N1〜N4 者。選擇電路24係用以設定發送電路14所輸出之L脈衝信號之後緣時間之電路。選擇電路24並具有譯碼器DEC 5〜DEC8及選擇器SEL5〜SEL8。譯石f器DEC 5〜DEC8係、可使用解讀信號而生成用以使選擇器SEL5〜SEL8動作之選擇信號者。譯碼器DEC 5〜DEC之邏輯值係依後述之轉換表而決定者。各選擇器SEL5〜SEL8則係可依選擇信號而朝節點 NDU、NCU、NBU、NAU中任一輸出時間信號N5〜N8者。節點NDU、NCU、NBU、NAU則係分別與資料匯流排線DD、 DC、DB、DA相對應之節點。邊緣生成電路26具有分別與節點NDD、NCD、NBD、 NAD相對應之4個邊緣生成部26a。邊緣生成部26a係可分別與傳達至節點NDD、NCD、NBD、NAD之時間信號N1〜N4 同步，並生成用以朝資料匯流排線DD、DC、DB、DA輸出之L脈衝信號之前緣者。又，邊緣生成部26a並係可分別與傳達至節點NDU、NCU、NBU、NAU之時間信號N5〜N8同本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -13- 546816 A7 _____B7 五、發明説明¢1 ) 步，並生成用以朝資料匯流排線Dd、DC、DB、DA輸出之 L脈衝信號之後緣者。第3圖係詳細顯示第2圖之預譯碼器1 8者。預譯碼器1 8 包含有·可依邏輯值D8-D7而生成4個解讀信號之解讀電路，可依邏輯值D6-D5而生成4個解讀信號之解讀電路；可依邏輯值D4而生成2個解讀信號之解讀電路；可依邏輯值 D3而生成2個解讀信號之解讀電路；可依邏輯值D2-D1而生成4個解讀信號之解讀電路；可依邏輯值D()而生成2個解讀信號之解讀電路。圖中之記號，，/，，則代表負邏輯。當邏輯值 (諸如D8—D7)係圖中之框内所示之邏輯時，各解讀電路則可使對應之解讀信號為高位準。第4圖係顯示用以將9位元之邏輯值d8 — DO轉換成用以朝資料匯流排線DA〜DD輸出之L脈衝信號之轉換表。” 邊緣之次序”係顯示朝資料匯流排線Da〜DD輸出之L脈衝信號之前緣或後緣之時間順序者。舉例言之，號碼〇之ABCD”係顯示l脈衝信號之前緣（或後緣）依資料匯流排線DA、DB、DC、DD之次序變化者，號碼7之，，BADC”則係顯示L脈衝信號之前緣（或後緣）依資料匯流排線、〇Α、 DD、DC之次序變化者。本實施例中，如第1圖之說明，使用了 4條資料匯流排線DA〜DD傳送資料。因此，l脈衝信號之前緣及後緣之組合有自號碼1至號碼23各24種。4個L脈衝信號則可表現576 種邏輯值。但，該值無法以二進數表現。由於實際上傳送之資料係512種（9位元），故使用附圖所示之邏輯L1與邏輯本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公董） -14- M6816 、發明説明¢2 L2 ’並對應邏輯值D8-D0而生成用以使選擇器SEL1〜SEL8 動作之控制信號。圖中之，，llbar，，則係顯示邏輯值D8-D7 為”11”以外者。邏輯L1可使用於當邏輯值D8 — DO 為’’(^(^(^，，-，，忉⑴⑴广時巧輯^則可使用於當邏輯值 D8—D〇為”110000000，，_，，111111111，，時。舉例言之，邏輯值〇8—〇0，，〇〇1〇11000，，係包含於邏輯1^1内者。因此，如圖中粗實線所示，前緣之次序為號碼5之”ADCB”，後緣之次序則為號碼8之，，BCAD，，。而，邏輯值D8-D0，，1110100li” 係包含於邏輯L2内者。如圖中粗虛線所示，前緣之次序為號碼5之’’ADCB”，後緣之次序則為號碼19之” dacb”。另，轉換表並不限於第4圖。亦可改變邏輯值D8_D0與邊緣之次序之對應，而形成不同之轉換表。第5圖係詳細顯示第1圖之譯碼器dec 1及選擇器SEL1 者。譯碼器DEC1係可依傳送之邏輯值D8_D〇而使四輸出之任一為南位準者。選擇器SEL1係可依譯碼器Deci之輸出信號而開啟任一用以分別連接時間信號N1之信號線與節點NAD-NDD之4個CMOS傳輸門者。結果，時間信號別將依第4圖所示之轉換表而朝節點nad〜NDD之任一輸出。第 5圖所示之譯碼器DEC 1則僅為可實現以較少之元件數實現第4圖之轉換表之邏輯之一例。可實現相同邏輯之電路另外還有很多。雖未特別加以圖示，但譯碼器DEC2〜DEC4及選擇器SEL2〜SEL4構造亦與譯碼器DEC1及選擇器seli相同。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱）請- 先閱面之注意事項

訂

-15- 546816 A7 ____B7 __ 五、發明説明（3 ) 第6圖係詳細說明第1圖之譯碼器DEC5及選擇器SEL5 者。譯碼器DEC5係可依傳送之邏輯值D8-D0而使四輸出之任一為高位準者。選擇器SEL5則係可依譯碼器DEC5之輸出信號而開啟任一用以分別連接時間信號N5之信號線與節點NAU-NDU之4個CMOS傳輸門者。結果，時間信號N5 將依第4圖所示之轉換表而朝節點NAU-NDU之任一輸出。第7圖係詳細顯示第1圖之邊緣生成電路26内之邊緣生成部26a者。邊緣生成部26a包含有：可與傳達至節點 NAD(或NBD、NCD、NDD)之時間信號N1〜N4之任一之上昇邊緣同步而生成L脈衝之L脈衝生成電路；可與傳達至節點NAU(或NBU、NCU、NDU)之時間信號N5〜N8之任一之上昇邊緣同步而生成Η脈衝信號之Η脈衝生成電路；於電源線與接地線間串聯連接之pMOS電晶體（為L脈衝生成電路之輸出所控制）及nMOS電晶體（為Η脈衝生成電路之輸出所控制）；用以鎖存pMOS電晶體及nMOS電晶體之輸出之鎖存電路；為pMOS電晶體及nMOS電晶體之輸出所控制之開口型（open drain type)之輸出電晶體（輸出電路）。輸出電晶體之輸出則與諸如經50 Ω之終止電阻而連接有電源線之資料匯流排線DA(或DB、DC、DD)相連接。資料匯流排線DA(或DB、DC、DD)係可與時間信號 N1〜N4之任一之上昇邊緣同步而變化為低位準，並與時間信號N5〜N8之任一之上昇邊緣同步而變化為高位準者。即，具有已與選出之時間信號同步之前緣及後緣之L脈衝信號可朝資料匯流排線DA〜DD輸出。結果，僅使用4條資本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -16- 請-: 先：閲 · 讀-: 背： ® 之：注：意 · 事：項：再赢：寫攀本！頁：訂

546816 A7 B7 五、發明説明（4 ) 料匯流排線DA〜DD即可發送512種邏輯值D8-D0。第8圖係詳細顯示裝置12内之接收電路16者。接收電路 16則包含有輸入電路28、比較電路30、32、傳送電路34、 36及譯碼器38。輸入電路28具有用以接收經資料匯流排線DA〜DD而傳達之L脈衝信號之4個輸入缓衝器。輸入緩衝器係由差動放大器所構成，而可由一方之輸入接收L脈衝信號，並以另一方之輸入接收標準電壓（reference voltage) VREF。輸入緩衝器係以已接收之信號作為正邏輯之正信號PA2、PB2、 PC2、PD2而分別加以輸出者。正信號PA2、PB2、PC2、 PD2係可為反向器所反轉，並作為負邏輯之負信號NA2、 NB2、NC2、ND2而輸出者。比較電路30具有用以比較2個L脈衝信號之後緣（上昇邊緣）之時間順序之6個比較器30b(第2比較器）。比較器30b 内所記載之’’（CD)”等則係顯示用以傳達該比較器30b所比較之L脈衝信號之資料匯流排線之記號者。比較器30b並係可以比較結果作為互補之信號而加以輸出者。比較電路32具有用以比較2個L脈衝信號之前緣（下降邊緣）之時間順序之6個比較器32b(第1比較器）。比較器32b 内所記載之”（CD)”等則係顯示用以傳達該比較器32b所比較之L脈衝信號之資料匯流排線之記號者。比較器32b並係可以比較結果作為互補之信號而加以輸出者。傳送電路34係可使由比較器30b輸出之互補之信號與傳送信號TR2同步而朝譯碼器3 8加以傳送者。傳送信號TR2 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -17- 546816 A7 B7 五、發明説明（5 ) 則係以正信號PA2、PB2、PC2、PD2之AND邏輯生成者。即，傳送信號TR2係配合4個L脈衝信號中時間最晚之後緣而輸出者。傳送電路36係可使由比較器32b輸出之互補之信號與傳送信號TR1同步而朝譯碼器3 8加以傳送者。傳送信號TR1 則係以負信號NA2、NB2、NC2、ND2之AND邏輯生成者。即，傳送信號TR1係配合4個L脈衝信號中時間最晚之前緣而輸出者。舉例言之，當已於對應之比較器30a中判定資料匯流排線DC上之L脈衝信號之後緣時間比資料匯流排線DD上之L 脈衝信號之後緣早時，傳送電路34所輸出之互補之傳送信號S2-6X、S2-6Z將各為低位準、高位準。傳送電路36所輸出之互補之傳送信號則亦相同。又，譯碼器38之框内所示之記號A、B、C、D係用以於當來自可指示該記號之傳送電路之傳送信號為高位準時，顯示與記號相對應之L脈衝信號之遷移邊緣之時間過早者。在此，記號A、B、C、D 係分別與為資料匯流排線DA、DB、DC、DD所傳達之L脈衝信號相對應者。譯碼器38係可依由比較器30b、32b輸出之比較結果（傳送信號）而復原由發送電路14送達之邏輯，並以之作為邏輯值D8-D0而加以輸出者。第9圖係詳細說明第8圖之比較器30b、32b者。比較器 30b、32b係由連接有二輸入之NAND閘（gate)之輸入與輸出之RS正反器所構成者。NAND閘之輸出則經反向器而與輸本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

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出端子相連接。舉例言之，若輸入IN1先變化為高位準，則輪出oim、0UT2將分別為高位準、低位準若輸入腿先變化為高位準’則輪出0UT1、㈤Τ2將分別為低位準、高位準。

第10圖係顯示可將經資料匯流排線DA〜DD而接收之L 脈衝信號復原為原本之邏輯值〇8-1)〇之轉換表。，，號碼，，、” 邊緣之次序”、，，邏輯L1，，、，，邏輯L2，，則與第4圖所示之轉換表相同。舉例言之，當前緣及後緣之，，邊緣之次序，，分別為’’ADCB(號碼5)”及，，BCAD(號碼8)”時，比較器32b、3〇b 之輸出將為，，111000，，、，，001111，，。在此，比較器321)之輸出111000係顯示第8圖所示之正邏輯之傳送信號S1-1z、 S1-2Z、S1-3Z、S1-4Z、S1-5Z、S1-6Z之邏輯位準者。同樣地，比較器30b之輸出，，001111”係顯示第8圖所示之正邏輯

之傳送信號 S2-1Z、S2-2Z、S2-3Z、S2-4Z、S2-5Z、S2-6Z 之邏輯位準者。其次，如圖中粗實線所示，藉譯碼器38則可使原本之邏輯值〇8-00=，，001011000，，復原。又，當前緣及後緣之，，邊緣之次序，，分別為”ADCB(號碼 5)”及”DACB(號碼19)”時，比較器32b、30b之輸出則將為”111000”、”110000”。此時，如圖中粗實線所示，藉譯碼器38即可使原本之邏輯值D8—D0=”l 11010011”復原。第11及第12圖係詳細顯示第8圖之譯碼器38者。第11 圖係顯示用以復原邏輯值D4-D8之邏輯電路者。第12圖係顯示用以復原邏輯值D0-D3之邏輯電路者。該等邏輯電路本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -19- 546816 A7 ___ B7 ____ 五、發明説明（7 ) 係依第10圖之轉換表而構成者。第U及第12所示之邏輯電路僅為可以較少之元件數實現第1〇圖之轉換表之邏輯之一例。可實現同一邏輯之電路另外還有很多。以上，本實施例中，依分別傳達於複數之資料匯流排線D A〜DD上之複數信號之遷移邊緣之時間順序而可表現邏輯值。因此，可以少數信號線傳送大量資料。且，由於可以1次之信號發送傳送大量資料，故可大幅提昇資料之傳送率。具體而言，邏輯值係使用脈衝信號之前緣及後緣（複數之遷移邊緣）之時間順序而表現者。因此，可以4條信號線表現576種邏輯。其係超過二進制資料之9位元（512種）者。由於少數資料匯流排線D A〜DD即已足夠，故可減少信號之輸出電路（輸出緩衝器）數量及輸入電路（輸入緩衝器）數量。且，由於進行動作之電路減少，故於信號之發送側及接收側雙方皆可減少消粍電力。又，由於少數資料匯流排線DA〜DD即已足夠，故可縮小其配線領域。另，由於可以遷移邊緣之時間差（相對值）表現邏輯，故無需基準信號。即，無須使基準信號於信號之發送側及接收侧同步。因此，可簡化發送電路14及接收電路16之構造0 又，發送電路14及接收電路16係形成於不同半導體晶片上者。當於印刷電路基板上裝配半導體晶片時，即可縮小印刷電路基板之信號線領域。結果，由於印刷電路基板縮小，故可使系統小型化，並降低系統之成本。本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐）請先閲面之注意事項

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-20- 546816 五、發明説明ijs

此外，由於可依信號之遷移邊緣之時間順序表現邏輯值’故發送電路14及接收電路16皆可藉構成簡易之邏輯電路而傳送大量資料。具體而言，裝置1〇之發送電路14可依傳送之資料邏輯值而生成L脈衝。因此，可以單純之邏輯電路構成發送電路14。裝置12之接收電路16則可相互比較業經接收之信號之邊緣，並判定其中何邊緣為較早者。因此’亦可以單純之邏輯電路構成資料接收電路16。且，由於可縮小發送電路14及接收電路16之電路規模，故可縮小用以搭載該等電路之半導體積體電路之晶片尺寸。又’由於在邊緣生成電路26形成有開口型之輸出電晶體，故可對資料匯流排線DA〜DD連接複數之發送電路14。訂第13圖係顯示本發明之第2基本原理者（對應申請專利範圍第6乃至第1 〇項）。在此，則就使用可傳達基準時間信唬CLK(時鐘信號）之時鐘信號線（CLK)及1資料匯流排線 (4吕號線）DΑΤΑ而自發送電路40將資料傳送至接收電路42 之例加以說明。發送電路40係用以輸出已相對基準時間信號cLk之上昇邊緣延遲預定時間之信號SIG者。資料之邏輯值則可以信號SIG之遷移邊緣相對基準時間信號clk之遷移邊緣之延遲時間（時間差）加以表現。本例中，藉設定4種延遲時間，即可以1條信號線傳送2位元之資料。信號SIG之遷移邊緣係其時間差分別設定為彳旧者。該時間差則係依發送電路40、接收電路42及傳輸線（本例中係指資料匯流排線DATA)之特性而設定者。基準時間信號本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公爱） -21- 546816 A7 ___ B7_ 五、發明説明（9 ) CLK與信號SIG係藉依邏輯值使基準時間信號CLK本身延遲預定時間而生成者。信號SIG之遷移邊緣則係諸如相對基準時間信號CLK之遷移邊緣分別延遲6ns、l〇ns、14ns、 18ns 者。另，接收電路42係用以接收基準時間信號CLK及信號 SIG，並檢出信號SIG之遷移邊緣與基準時間信號clk之遷移邊緣之時間差（延遲時間）者。其次，可依該差而生成邏輯值。在此，接收電路42可復原於發送電路4〇進行處理之邏輯值（原邏輯值），亦可生成於接收電路42進行處理之特有之邏輯值（諸如原邏輯值之反轉資料）。如上所述，可以1條資料匯流排線DATA收發複數位元之資料。由於可減少配線於發送電路4〇與接收電路42間之資料匯流排線之數量，故可減少資料之輸入電路及輸出電路之數量。結果，可減少消粍電力。且，由於輸入電路及輸出電路之數量減少，故可縮小用以搭載該等電路之半導體積體電路之晶片尺寸。又，由於資料匯流排線之數量減少，故可減少其配線領域。上述之例中，雖已就傳送2位元資科之情形加以說明，但亦可輕易應用於藉增加延遲時間之設定數而傳送3位元以上資料之情形。傳送3位元資料時，則可設定8種之延遲時間。第14圖係顯示本發明之輸入/輸出介面及半導體積體電路之第2實施例者。本實施例係與申請專利範圍第6、第第9及第1〇項相對應者。在附圖中’由複數條構成之信本紙張尺度適财關家標帛------ •22· 546816 五、發明説明扣號線係以粗線代表者。輸入/輸出介面係由第13圖所示之發送電路4〇、接收電路42及資料匯流排線DATA所構成者。舉例言之，發送電路40及接收電路42係形成於同一時鐘同步式之半導體記憶裝置（半導體積體電路）内者。接收電路42係配置於資料之輸出衰減器（output pad)附近者。發送電路4〇係用以接收由記憶體磁心（未予圖示）讀出之複數位元資料dt〇、dti，並對資料匯流排線DATA輸出與該邏輯相對應之信號SK} 者。接收電路42則係可將經資料匯流排線DATA而接收之 #號SIG復原為原本之2位元資料，並朝資料輸出電路（周邊電路）等加以輸出者。資料匯流排線DATA係自記憶體磁心端配線至輸出衰減器附近者，且其配線相當長。發送電路40包含有譯碼器44、可變延遲電路扑及輸出部48。譯碼器44係用以解讀由記憶體磁心讀出之資料 DTO DT1，並對可變延遲電路46輸出解讀結果（與邏輯值相對應）者。可變延遲電路46係可依解讀結果而使基準時間 #號τζ延遲預定時間，並對輸出部48輸出業經延遲之信號者。輸出部48係可以已接收之信號作為信號81(}而朝資料匯流排線DATA加以輸出者。基準時間信號τζ則係諸如已與自外部供給之時鐘信號同步之内部時鐘信號。接收電路42包含有延遲電路50、鎖存器52a、52b、52c 及編碼器54。延遲電路50係用以接收基準時間信號τζ，並生成與該基準時間信號ΤΖ相位不同之4個時間信號 TDZ1、TDZ2、TDZ3、TDZ4者。鎖存器 52a、52b、52()係本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐;

訂 •泉 -23- 546816 A7 --___B7___五、發明説明纟1 ) 可分別與時間信號TDZ卜TDZ2、TDZ3同步而鎖存信號SIG 者。編碼器54係可依據為鎖存器52a、52b、52c所鎖存之信號SIG之邏輯位準而生成2位元之邏輯值RDTO、RDT1者。本實施例中，邏輯值RDTO、RDT1係與邏輯值DTO、DT1 相同者。即，接收電路42係用以復原由記憶體磁心讀出之原資料者。另，生成於接收電路42之邏輯值RDTO、RDT1 亦可與原本之邏輯值DTO、DT1不同。舉例言之，接收電路42亦可生成原邏輯值之反轉邏輯。如上所述，鎖存器52a、52b、52c及編碼器54係可分別比較自發送電路40傳送之信號SIG之相位與時間信號 TDZ1〜TDZ4，並作為用以檢出信號SIG相對基準時間信號 TZ之延遲時間之比較電路而動作者。另，接收電路42所接收之基準時間信號TZ係相對於發送電路40所接收之基準時間信號TZ延遲與資料匯流排線DATA之負荷相對應之量而供給者。第15圖係詳細顯示第14圖之發送電路40者。譯碼器44 係可經閱讀放大器40a而接收由記憶體磁心讀出之邏輯值 DTO、DT1，並解讀所接收之資料者。即，解讀信號T0、 ΤΙ、T2、T3之任一可對應邏輯值DTO、DT1而變化成低位準。可變延遲電路46包含有縱續連接之4個延遲段46a、 46b、46c、46d及分別為解讀信號TO〜T3所控制之開關電路 (switch circuit)46e、46f、46g、46h。延遲段46a〜46d係用以分別輸出使基準時間信號TZ延遲預定時間而得之延遲請先閲面之注意事項

訂考泉本紙張尺度適用中國國家標準（CNS) A4規格（210X2974^) -24- 546816 A7 B7 五、發明説明钤 ) 信號DLY1、DLY2、DLY3、DLY4者。延遲段46a〜46d之延遲時間則大致設定為4ns。因此，延遲信號DLY1〜DLY4係相對基準時間信號TZ依次各延遲4ns而輸出者。開關電路46e〜46h係由CMOS傳輸門及用以控制CMOS 傳輸門之反向器所構成者。開關電路46e〜46h並係以一端子分別接收延遲信號DLY1〜DLY4,並以另一端子與輸出部48 連接者。其次，延遲信號DLY1〜DLY4之任一則可對應解讀信號TO〜T3而朝輸出部48輸出。輸出部48包含有用以鎖存自可變延遲電路46輸出之延遲信號之鎖存電路48a與輸出緩衝器48b。具有第13圖所示之時間之信號SIG則可為鎖存電路48a所鎖存，並自輸出緩衝器48b輸出。第16圖係詳細顯示第14圖之接收電路42之延遲電路50 及鎖存器52a、52b、52c者。延遲電路50具有縱續連接之4 個延遲段50a、50b、50c、50d。延遲段50a〜50d係用以分別輸出使基準時間信號TZ延遲預定時間而得之時間信號 TDZ1、TDZ2、TDZ3、TDZ4者。延遲段50a之延遲時間大致設定為8ns，而延遲段50b〜50d之延遲時間則大致設定為 4ns。因此，時間信號TDZ1、TDZ2、TDZ3、TDZ4係分別相對基準時間信號TZ延遲8ns、12ns、16ns、20ns而輸出者。鎖存電路52a、52b、52c係由CMOS傳輸門、用以控制 CMOS傳輸門之反向器及鎖存器所構成者。鎖存電路52a係可與時間信號TDZ1之上昇邊緣同步而鎖存信號SIG之邏輯位準者。鎖存電路52b係可與時間信號TDZ2之上昇邊緣同本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -25- 546816 A7

=而鎖存信號SIG之邏輯位準者。鎖存電路52c係可與時間 4旒TDZ3之上昇邊緣同步而鎖存信號SIG之邏輯位準者。請丨丨先 · 閲：讀* : 背： ΐέ | 之丨意！事：項；再贏：填 |裝本！頁 · 因此，當信號SIG之上昇邊緣相對時間信號之上昇邊緣為早時，該鎖存電路將鎖存高位準。當信號SIG之上昇邊緣相對時間信號之上昇邊緣為遲時，該鎖存電路則將鎖存低位準。 - 訂如上所述，時間信號TDZ1〜TDZ3相對基準時間信號τζ 之延遲分別為8ns、12ns、16ns，而信號SIG相對基準時間信號TZ之延遲則為6ns、10ns、14ns、18ns中任一。即，本實施例中，鎖存電路52a〜52c正確動作所需之充裕時間設定為2ns。為鎖存電路52a〜52c所鎖存之資料則分別作為鎖存信號LI、L2、L3及其反轉信號/Ll、/L2、/L3而輸出。 % 第17圖係詳細顯示第14圖之接收電路42之編碼器54 者。編碼器54包含有用以解讀鎖存信號L1、l2、[3、/L1、 /L2、/L3之譯碼器56、可對應譯碼器56之解讀結果而生成2 位元之邏輯值之資料生成電路58。譯碼器56係可對應由第14圖之發送電路4〇傳送之邏輯值DTI、DT0而使解讀信號T5、T6、T7、T8之任一為低位準者。舉例言之，如圖中之括弧内所示，當邏輯值DT1、 DT0為”00”時，解讀信號T5將變化為低位準，當邏輯值 DTI、DT0為”01”時，則解讀信號T6將變化為低位準。資料生成電路58包含有NAND電路58a、58b、58c、 58d、CMOS傳輸門 58e、58f、58g、58h、鎖存器 58i、58j、開關電路58k、581及鎖存器58m、58n。本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -26- 546816 A7 B7 五、發明説明θ ) NAND電路58a〜58d係可於時間信號TDZ4之低位準時動作而進行解讀信號T5〜T8之邏輯演算，並於時間信號 TDZ4之高位準時止動而輸出低位準者。gp，其係可與時間信號TDZ4之上昇邊緣同步而決定將編碼之資料者。如第16 圖所示，時間信號TDZ4係將最晚之時間信號TDZ3進而延遲而得之信號。因此，資料生成電路58可藉使用時間信號 TDZ4而高速且確實地將所接收之資料編碼。 CMOS傳輸門58e〜58h係分別為NAND電路58a〜58d之輸出所控制者。節點ND0可藉CMOS傳輸門58e之開啟而變化為高位準，並藉CMOS傳輸門58f之開啟而變化為低位準。節點ND1則可藉CMOS傳輸門58g之開啟而變化為高位準，並藉CMOS傳輸門58h之開啟而變化為低位準。鎖存器58i、58j係用以保持分別將節點ND0、ND1之邏輯位準反轉所得之值者。開關電路58k、581係可於時間信號TDZ4之高位準時進行開啟，並分別連接鎖存器58i與鎖存器58m及開關電路581與鎖存器58η者。鎖存器58m、58η 係可反轉業經鎖存之值，並以之作為邏輯值RDTO、RDT1 而加以輸出者。邏輯值RDTO、RDT1之邏輯位準則與節點 ND0、ND1相同。第18圖係顯示發送電路40及接收電路42之動作者。發送電路40係可使用自晶片之外部供給之外部時鐘信號CLK 而生成基準時間信號TZ者。為簡單加以說明，故令使用於發送電路40及接收電路42之基準時間信號TZ之時間相同。實際上，使用於接收電路42之基準時間信號TZ之時間本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -27- 五、發明説明彳5 ) 係已配合資料匯流排線DATA之負荷而延遲者。由記憶體磁心讀出之資料可與外部時鐘信號CLK同步而傳達至接收電路42,並與次—外部時鐘㈣CLK同步而朝晶片之外部輸出。本例中則與第G次〜第3次之外部時鐘信號CLK同步，而對接收電路42分別傳達資料（邏輯= DTI、DTO)”〇〇”、，，〇1”、，，1〇”、n，，。首先’在發送電路财，第15圖之閱讀放大器微第〇次之基準時間信號τζ之上昇邊緣同步而動作且將資料 DTO、DT1之位準放大1碼器,解讀業經放大之資料 DT0、DTl(=”〇〇”），並僅使解讀信號別變化為低位準（第 18(a)圖）。第15圖之可變延遲電路46則與基準時間信號τζ同步而依次輸出延遲信號DLY1〜DLY4(未予圖示）。可變延遲電路46之開關電路46e則對應解讀信號丁〇而開啟，並對輪出部48傳達延遲信號DLY1。其次，對應邏輯值之信號則由發送電路40輸出（第18(b)圖）。第16圖之接收電路42内之延遲電路5〇則與基準時間作號TZ同步而依次輸出時間信號TDZ1〜TDZ4(第18(C)、（d) 圖）。業經傳送之信號SIG之上昇邊緣時間則比時間信號 TDZ1〜TDZ4之上昇邊緣時間早。因此，鎖存電路52a、、 52可分別納入高位準之信號SIG，並輸出高位準之鎖存信號L1〜L3及低位準之鎖存信號/L1〜/L3(;未予圖示）。第17圖之編碼器54内之譯碼器56則解讀鎖存信號 L1〜L3、/L1〜/L3，並僅使解讀信號T5變化為低位準（第丨8(e) 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 546816 A7 ---------- - B7___ 五、發明説明和圖）。藉解讀信號T5之變化，即可使資料生成電路58之 NAND電路58b、58d之輸出變化為高位準，並使CM〇s傳輸門58f、58h開啟。結果，節Nm皆變化為低位準，而邏輯值RDTO、RDT1亦變化為低位準（第18⑴圖）。即，由記憶體磁心讀出之資料將於接收電路42復原。其後，邏輯值RDTO、RDT1則與第i次之外部時鐘信號CLK同步而作為讀出資料朝外部輸出。然後，則與第0次之時鐘週期相同，邏輯值” (^，、”『⑴”將與第卜欠〜^次之外部時鐘信號咖同步而自發送電路40傳送至接收電路42。以上，本實施例中，邏輯值可藉傳達於資料匯流排線 DATA上之信號SIG之遷移邊緣與基準時間信號τζ之遷移邊緣之時間差而表現。因此，可以丨條信號線傳送複數位元之邏輯值。因此，可比以往減少信號線之數量。由於少數信號線即已足夠，故可減少信號之輸出電路（輸出緩衝器）數里及輸入電路（輸入緩衝器）數量。且，由於進行動作之電路減少，故可於信號之發送侧及接收侧雙方減少消粍電力。又，由於少數信號線即已足夠，故可縮小信號線之配線領域。特別是如資料或位址等般，若對一般位元數較多之信號應用本發明，則可得到較佳之效果。可以簡易之發送電路40將邏輯值轉換為信號，並以簡易之接收電路“將 "ί吕號轉換為邏輯值。此外，發送電路40及接收電路42係形成於同一半導體本紙張尺度適财關家鮮（CNS) Μ規格⑵0X297公釐)'—-- -29- 546816 A7 _ B7 五、發明説明纟7 ) 5己憶裝置内者’且由5己憶體磁心讀出之資料之資料匯流排線DATA數量已減少。因此，可縮小半導體記憶裝置内之配線領域。結果，則可縮小半導體記憶裝置之晶片尺寸，並降低晶片成本。弟19圖係顯示本發明之輸入/輸出介面及半導體積體電路之第3實施例者。本實施例係與申請專利範圍第6、第 7、第9及第10項相對應者。至於與第2實施例相同之元件則附上相同之^说而省略祥細之說明。一般而言，dram等半導體記憶裝置中，晶片之大半皆形成有儲存單元。因此，用以發送自晶片一端側之儲存單元讀出之資料之發送電路 40與用以發送自晶片另一端侧之儲存單元讀出之資料之發送電路40大多配置於彼此分離之位置。又，當一發送電路 40及另一發送電路與接收電路42之距離不同時，則連接發送電路40與接收電路42之資料匯流排線DATA長度亦各不相同。此時，若對發送電路40輸入之基準時間信號τζ之時間皆相同，則於接收電路42側，信號SIG相對基準時間信號TZ之延遲量（相對量）將與發送電路40之位置對應而變化。因此，必須配合用以輸出信號SIG之發送電路4〇而調整對接收電路42輸入之基準時間信號TZ之時間。舉例言之，可利用用以選擇記憶體磁心及發送電路4〇之區塊（block)選擇信號ΒΚ0Ζ、BK1Z及電阻Rl、R2，而簡單調整信號SIG於接收電路42側之延遲量。附圖所示之例中’當自配線負荷較大之下側發送電路40輸出信號sig 時’可藉電阻較大之R2延遲基準時間信號TZ。當自配線負本紙張尺度適用中國國家標準（CNS) A4規格⑵似撕公董） -30- 546816 A7 -----—-- -- B7 五、發明説明G ) ----~-— 荷較小之上侧發送電路4〇輸出信號sig時，則可藉電阻較小之R1延遲基準時間信號TZ。另’當用以生成基準時間信號丁2之電路配置於圖下側务送電路40附近時，2個發送電路4〇間之基準時間信號 TZ之信號線負荷與資料匯流排線DATA之負荷大致相等。此時’由於信號SIG相對基準時間信號丁2之延遲量（相對量）為一定，故無須調整對接收電路42輸入之基準時間信號τζ 之時間。本實施例中，亦可得到與上述第2實施例相同之效果。且’亦可防止半導體記憶裝置内配線於複數之發送電路4〇與接收電路間之資料匯流排線data之負荷不同所導致接收資料之儲存時間偏差。第20圖係顯示本發明之輸入/輸出介面及半導體積體電路之第4實施例者。本實施例係與申請專利範圍第6乃至第10項相對應者。至於與第2實施例相同之元件則附上相同之標號而省略詳細之說明。本實施例中，於半導體積體電路（半導體晶片）6〇、62 中形成有第2實施例之發送電路40及接收電路42。半導體積體電路60、62係諸如搭載於印刷電路基板上，並藉印刷電路基板上之系統匯流排而相連接者。其次，半導體積體電路60、62並係可相互收發資料者。由於半導體積體電路60、62之輸入/輸出介面電路相同，故以下僅就半導體積體電路60加以說明。半導體積體電路60包含有SIG輸入緩衝器64(第1輸入電路）、SIG輸出緩本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂· -31- 546816 A7 B7 五、發明説明) (請先閲讀背面之注意事項再填寫本頁) 衝器66(第1輸出電路）、TZ輸入缓衝器68(第2輸入電路）、 TZ輸出缓衝器70(第2輸出電路）、TZ生成電路72(信號生成電路）及時脈（clock)輸入缓衝器74。 SIG輸入缓衝器64係用以朝接收電路42輸出由半導體積體電路62輸出之信號SIG者。SIG輸出緩衝器66係用以朝資料匯流排線DATA輸出由發送電路40輸出之信號SIG 者。TZ輸入緩衝器68係用以朝接收電路42輸出由半導體積體電路62輸出之基準時間信號TZ者。TZ輸出緩衝器70係用以朝發送電路40輸出由TZ生成電路72輸出之基準時間信號TZOUT者。即，生成於TZ生成電路72之基準時間信號 TZOUT並非直接輸出至系統匯流排者，而係經時脈輸入緩衝器74而輸出者。TZ生成電路72係用以生成與由時脈輸入緩衝器74輸出之内部時鐘信號CLK1同步之基準時間信號 TZOUT者。時脈輸入緩衝器74貝I係用以接收來自外部之外部時鐘信號CLK，並以之作為内部時鐘信號CLK1而加以輸出者。 SIG輸入緩衝器64之輸入及SIG輸出緩衝器66之輸出係經共用之外部端子而與資料匯流棑線DATA相連接者。同樣地，TZ輸入缓衝器68及TZ輸出緩衝器70亦係經共用之外部端子而與基準時間信號TZ之信號線相連接者。藉使資料匯流排線DATA及基準時間信號TZ之信號線為雙向，則可進而縮小信號線之配線領域。半導體積體電路60係可於接收信號SIG時使SIG輸入缓衝器64、TZ輸入緩衝器68動作，並於發送信號SIG時使本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -32- 546816 A7 ------------B7___ 五、發明説明“) " ""一- SIG輸出緩衝器66、τζ輸出緩衝器7〇及丁2生成電路”動作者。如上所述，藉於半導體積體電路60、62形成發送電路 4〇及接收電路42 ,即可使用少數之資料匯流排線DATA而雙向傳送信號SIG。本實施例亦可得到與上述第2實施例相同之效果。且，由於發送電路40及接收電路42係分別形成於複數之半導體積體電路上者，故可以少數信號線收發資料。又，由於SIG輸入緩衝器64之輸入及SIG輸出緩衝器66 之輸出與共用之外部端子相連接，且信號線為雙向，故可進而減少信號線之數量。同樣地，由於τζ輸入緩衝器68之輸入及ΤΖ輸出緩衝器70之輸出與共用之外部端子相連接且基準時間k號ΤΖ之信號線為雙向，故可進而減少信號線之數量。第21圖係顯示本發明之輸入/輸出介面及半導體積體電路之第5實施例者。本實施例係與申請專利範圍第6乃至第10項相對應者。至於與第2及第4實施例相同之元件則附上相同之標號而省略詳細之說明。本實施例之發明係應用於記憶體介面裝置76及系統匯流排者。記憶體介面裝置76 係連接系統匯流排與半導體記憶裝置78者。半導體記憶裝置78則係諸如習知型SDRAM(通用記憶體）。記憶體介面裝置76具有與第20圖相同之接收電路42、發送電路40、SIG輸入緩衝器64、SIG輸出緩衝器66、TZ 輸入緩衝器68、TZ輸出緩衝器70、TZ生成電路72及時脈輸入緩衝器74。且，記憶體介面裝置76並具有位址輸入緩衝本紙張尺度適用中國國家標準（CNS) Α4规格（210X297公釐）

、τ (請先閲讀背面之注意事項再填寫本頁) 33- 五、發明説明G ) 器80、指令輸入緩衝器82及用以接收位址信號ad之接收電路42。本實施例係對資料匯流排及位址匯流排應用本發明者。位址輸入緩衝器80係可與基準時間信號TZ同步而自系統匯流排接收位址信號AD，並對位址用之接收電路42 輸出其所接收之位址者。指令輸入緩衝器82係用以自系統匯流排接收指令信號CMD,並對半導體記憶裝置78輸出其所接收之指令者。已以資料用之接收電路42接收之資料及已由半導體記憶裝置78讀出並將對發送電路40供給之資料 (輸出入資料）則係藉輸出入共用之資料匯流排線而傳達者。本實施例中，經系統匯流排而供給之資料及位址係藉記憶體介面裝置76而轉換成以往由複數位元所構成之資料及位址，再朝半導體記憶裝置78供給者。其次，再實行寫入等動作。又，藉讀出動作而自半導體記憶裝置78讀出之由複數位兀所構成之資料則可藉記憶體介面裝置76而轉換成本發明之介面，並朝系統匯流排輸出。指令信號CMD及外部時鐘信號CLK亦可直接自系統匯流排朝半導體記憶裝置78供給而不經記憶體介面裝置 76。但，藉經由指令輸入緩衝器82及時脈輸入緩衝器74，則可設定於對資料及位址最適宜之時間。本實施例中，亦可得到與上述第2及第4實施例相同之效果。且，由於非但將本發明應用於資料信號之介面，亦應用於位址信號之介面，故可比第4實施例減少系統匯流排 546816 A7 _____B7_ 五、發明説明) 之信號線數量，並進而減少，消粍電力。 (請先閲讀背面之注意事項再填寫本頁) 又，由於已將本發明應用於記憶體介面裝置76，故可輕易對採用本發明之系統匯流排連接自以往即量產之通用記憶體。另，上述之第1實施例中，已就藉脈衝信號表現信號之邏輯之例加以說明。但本發明並不限於該實施例。舉例言之，亦可使用信號之上昇邊緣或下降邊緣，並以其順序之組合表現邏輯。進而，亦可分別組合信號之3個以上之遷移邊緣之順序表現邏輯。上述之第1實施例中，已就於發送電路14形成有開口型輸出電晶體之例加以說明。但本發明並不限於該實施例。舉例言之，亦可配合與信號線連接之發送電路、接收電路之數量、規格而形成3態（state)之輸出電路，或形成單純由反向器所構成之輸出緩衝器。上述之第1實施例中，已就將本發明應用於可於不同半導體積體電路間傳送資料之輸入/輸出介面之例加以說明。但本發明並不限於該實施例。舉例言之，亦可將本發明應用於可於搭載於同一晶片上之機能區塊間傳送資料之輸入/輸出介面。舉一例加以說明，即，亦可於將cpu與記憶體搭載於同一晶片上之系統LSI中，將本發明應用於自 CPU朝記憶體輸出之位址信號之傳送。上述之第2實施例中，已就將本發明應用於可對周邊電路傳達由記憶體磁心讀出之資料之介面例加以說明。但本發明並不限於該實施例。舉例言之，亦可將本發明應用於本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公釐） -35- 546816 A7 B7 五發明説明可自周邊電路朝記憶體磁心傳達寫入資料之介面。上述之第2實施例中，已就將發送電路4〇及接收電路42 形成於同一半導體記憶裝置之例加以說明。但本發明並不限於該實施例。舉例言之’藉將發送電路4〇及接收電路42 形成於不同之半導體晶片上，即可減少配線於半導體晶片間之信號線數。舉例言之，當於印刷電路基板上裝配半導體晶片時，亦可縮小印刷電路基板之信號線領域。結果，由於印刷電路基板縮小，故可使系統小型化，並降低系統之成本。其次，整理已於以上之實施例中說明之發明並加以揭示作為以下之附記。訂 (附記1) 一種輸入/輸出介面，係可依分別傳達於複數信號線上之複數信號之遷移邊緣之時間順序而表現邏輯值者。 (附記2)

如附記1之輸入/輸出介面，其中前述信號具有複數之遷移邊緣’前述邏輯值則係組合前述信號之前述各遷移邊緣之時間順序而表現者。 (附記3) 如附記2之輸入/輸出介面，其中前述信號係脈衝信鱿’前述邏輯值則係使用該脈衝信號之邊移邊緣之時間順序而表現者。 (附記4) 如附纪3之輸入/輸出介面，其中前述邏輯值係組合該

-36- 546816 五就電本紙張尺度適用、發明說明q 脈衝信號之前緣之時間順序及後緣之時間順序而表現者。 (附記5) 如附記4之輸入/輸出介面，其中前述信號線係由3條以上構成者。 (附記6) 如附記1之輸入/輸出介面，其中前述信號係用以代表至少資料及位址其中任一之信號。 (附記7) 如附記1之輸入/輸出介面，其中用以發送該信號之襄置具有可依該邏輯值而就前述各信號線選擇遷移邊緣之時間相異之複數時間信號之任一，並分別與選出之該時間信戒同步而生成該信號之發送電路。 (附記8) 如附圮7之輸入/輸出介面，其中該發送電路包含有：遲電路，縱續連接有複數延遲段，係可於初段之該延接收基準信號，並由各延遲段輸出延遲該基準信號而得之該時間信號者；—選擇電路，係可對應該邏輯值: 擇前述時間信號之任-者一邊緣生成電緣者。’、、*之4時間^號同步而生成該信號之遷移邊 (附記9) 如附記8之輸入/輸出介面，其 #·#、+、、月】返说係脈衝作 &^輯值則係組合前述脈衝信 ° 及後緣之時間順庠而志丨目土別緣之時間順序眞序而表現者；該延遲電路係用以分别輪出

、τ· (請先閲讀背面之注意事項再填寫本頁) -37- 546816 A7 ------------- 67__ 五、發明説明) " -- 該前緣用及該後緣用之該時間信號者；該選擇電路係由鲸前緣用及該後緣用之選擇電路所構成者；該邊緣生成電: 係可分別與已以各選擇電路選出之該前緣用及該後緣用之该時間信號同步，而生成該脈衝信號之前緣及後緣者。 (附記10) 如附記9之輸入/輸出介面，其中該邊緣生成電路係具有開口型之輸入電晶體者。 (附記11) 如附圮8之輸入/輸出介面，其中該發送電路具有用以解讀該邏輯值之譯碼器，該選擇電路則係可對應該譯碼器之解讀結果而選擇該時間信號者。 (附記12) 如附記1之輸入/輸出介面，其中用以接收前述信號之裝置具有一接收電路，該接收電路包含有：一比較電路，係用以比較前述信號之遷移邊緣之時間順序者；一邏輯值生成電路，係可依該比較電路之比較結果而生成邏輯值者。 (附記13) 如附記12之輸入/輸出介面，其中該接收電路所生成之該邏輯值係可於用以發送前述信號之裝置中進行處理之原邏輯值。 (附記14) 如附記12之輸入/輸出介面，其中前述信號具有複數之遷移邊緣，該比較電路則具有用以比較前述信號之前述各遷移邊緣之時間順序之複數比較器。本紙張尺度適用中關家標準（CNS) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁)

-38- 546816 A7 五、發明說明) - (附記15) 义如附記14之輸入/輸出介面，其中該信號係脈衝信號，刚延複數之比較器則係用以比較該脈衝信號之眾前緣之複數第1比較器及用以分別比較眾後緣之複數第2比較器。 (附記16) 如附圮12之輸入/輸出介面，其中該比較電路具有用以接收相異之2個前述信號之複數正反器，前述遷移邊緣之時間順序則係依複數之前述正反器之輸出位準而判定者。 (附記17) 如附記12之輸入/輸出介面，其中該邏輯值生成電路具有可解讀該比較結果，並依解讀結果而生成該邏輯值之譯碼器。 (附記18) 如附記1之輸入/輸出介面，其中用以發送該信號之電路及用以接收该指號之電路係分別形成於不同之半導體晶片上者。％ (附記19) 如附記1之輸入/輸出介面，其中用以發送該信號之電路及用以接收該信號之電路係形成於同一半導體晶片上者。 ~ (附記20) 一種半導體積體電路’包含有：―信號生成電路，係用以生成遷移邊緣之時間相異之複數時間信號者；一選擇電路，係可依邏輯值而就複數之信號線之每_信號線選擇本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公楚）

(請先閱讀背面之注意事項再填寫本頁) 、可| -39- 546816 A7 --_ B7 .......... ......... 五、發明說明^ 前述任一時間信號者；及，一發送電路，係可分別與已選出之前述時間信號同步而生成信號，並具有用以輪出已生成之前述信號之輸出電路者。 (附記21) 一種半導體積體電路，係具有一接收電路者，該接收電路包含有：一比較電路，係用以比較分別為複數信號線所傳達之複數信號之遷移邊緣之時間順序者；及，一邏輯值生成電路，係可依該比較電路之比較結果而生成邏輯值者。 (附記22) 一種輸入/輸出介面，係可依傳達於信號線上之信號之遷移邊緣與基準時間信號之遷移邊緣之時間差而表現論現值者。 ’ (附記23) 如附圮22之輸入/輸出介面，包含有：一發送電路，係可分別將以複數位元表現之邏輯值轉換為預定之延遲時間並對該#唬線輸出已相對基準時間信號延遲到該延遲時間里之該信號者；及，一接收電路，係用以檢出為該信唬線所傳達之該信號之遷移邊緣相對該基準時間信號之延遲時間，並依該延遲時間而生成邏輯值者。 (附記24) 一如附纪23之輸入/輸出介面，其中該發送電路具有可依該邏輯值而使該基準時間信號延遲，並生成該信號之可變延遲電路。張尺度適用家標準(CNS) A4^⑵〇χ297公_一

_、可| (請先閱讀背面之注意事項再填寫本頁) -40- 546816 、發明說明“ (附記25) 如附記23之輸入/輸出介面，苴由一田其中该接收電路包含有： r =電路，係可依該基準時間信號而生成與該基準時間 =位不同之複數時間信號者；一比較電路，係用以分較前述信號之相位與前述時間信號之相位述信號相對前述基準時間信號之延遲時間者。出則 (附記26) 如附記25之輸入/輸出介面，其中該比較電路包含有: =存電路，係可以前述時間信號分別鎖存前述信號 μ/A ’係可依據分別為前述鎖存電路所鎖存之信號之邏輯位準而生成邏輯值者。 (附記27) 如附記23之輸入/輸出介面，其中前述信號係用以代表至> f料及位址其中任一之信號。 (附記28) =、=附C23之輸入/輸出介面，其中該接收電路所生成之該邏輯值係可於用以發送前述信號之裝置中進行處理之原邏輯值。 (附記29) “如附5己23之輸入7輸出介面，其中該發送電路及該接收電路係分別形成於不同之半導體晶片上者。 (附記30) 如附記23之輸入/輸出介面，其中該發送電路及該接收電路係形成於同一半導體晶片上者。本紙張^規格(2;x_) r (請先閲讀背面之注意事項再填寫本頁)

、可I •41- 546816 、發明說明和 (附記31) (請先閲讀背面之注意事項再填寫本頁) 電路Γ:記23之輸入/輸出介面’其中該發送電路及該接收別形成於複數半導體晶片上者，前述各半導體晶有：第」輸人電路及第2輪人電路，係、用以分別接收 :他半導體晶片所輪出之該信號及該基準時間信號 t信號生成電路’係可依據外部時鐘信號而生成該基準時間信號者；及，第1輸出電路，係用以輸出該信號者。 (附記32) 如附記31之輸入/輸出介面，其中前述各半導體晶片具有用以朝外部輸出該基準時間信號之第2輸出電路。 (附記33)

、可I 如附記32之輸入/輸出介面，其中前述第2輪入電路之輸入及前述第2輸出電路之輸出係與共用之外部端子相連接者。 (附記34) 如附記31之輸入/輸出介面，其中前述第丨輪入電路之輸入及前述第1輸出電路之輸出係與共用之外部端子相連接者。 (附記35) 一種半導體積體電路，係具有一發送電路者，該發送電路係可分別將以複數位元表現之邏輯值轉換為預定之延遲時間，並對該信號線輸出已相對基準時間信號延遲到該延遲時間量之該信號者。 (附記36) -42- 546816 A7 ___ _B7_ 五、發明説明和) 一種半導體積體電路，係具有一接收電路者，該接收電路係用以檢出為信號線所傳達之信號之遷移邊緣相對基準時間信號之延遲時間，並依該延遲時間而生成邏輯值者。以上，雖已就本發明加以詳細說明，但上述之實施例及其變形例僅為發明之一例，本發明並不受限於此。顯然，亦可於不偏離本發明之範圍内進行各種變形。【發明之效果】申請專利範圍第1項之輸入/輸出介面可藉遷移邊緣之時間之組合而以少數信號線傳送大量資料。由於可以1次之信號發送傳送大量資料，故可大幅提昇資料之傳送率。申請專利範圍第2項及第3項之輸入/輸出介面則由於可藉信號之複數遷移邊緣而表現邏輯，故可傳送更大量之資料。申請專利範圍第4項及第5項之半導體積體電路則可藉簡易之邏輯電路傳送大量資料。申請專利範圍第6項之輸入/輸出介面係可以丨條信號線傳送複數位元之邏輯值者。因此，可較以往減少信號線之數量。由於少數信號線即已足夠，故可減少輸出電路及輸入電路之數量，並減少消粍電力。且，由於可以丨次之信號發送傳送大量資料，故可大幅提昇資料之傳送率。又，亦可縮小信號線之配線領域。申請專利範圍第7項之輸入/輸出介面及申請專利範圍第9 10項之半導體積體電路係可以簡易之發送電路將邏輯值轉換為信號，並以簡易之接收電路將信號轉換為邏輯值本紙張尺度顧中關家鮮（CNS) Μ規格（2歡297公爱) (請先閲讀背面之注意事項再填寫本頁)

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者。申請專利範圍第8項之輸入/輸出介面則係可以少數信號線進行資料之收發者。【圖式之簡單說明】第1圖係顯示本發明之第1基本原理之說明圖。第2圖係詳細顯示第1實施例之發送電路之方塊圖。第3圖係詳細顯示第2圖之預譯碼器之方塊圖。第4圖係用以將邏輯值轉換為可對資料匯流排線輸出之信號之轉換表。第5圖係詳細顯示第！圖之譯碼器DEC1及選擇器SEL1 之電路圖。第6圖係詳細顯示第1圖之譯碼器DEC5及選擇器SEL5 之電路圖。第7圖係詳細顯示第1圖之邊緣生成電路内之邊緣生成部之電路圖。第8圖係詳細顯示第1實施例之接收電路之方塊圖。第9圖係詳細顯示第8圖之比較器之電路圖。第10圖係顯示用以將已經資料匯流排線接收之信號復原為原本之邏輯值之轉換表。第11圖係詳細顯示第8圖之譯碼器之電路圖。第12圖係詳細顯示第8圖之譯碼器之電路圖。第13圖係顯示本發明之第2基本原理之說明圖。第14圖係顯示第2實施例之方塊圖。本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 546816 A7 B7 五、發明説明第1 5圖係詳細顯示第14圖之發送電路之電路圖。第16圖係詳細顯示第14圖之發送電路之延遲電路及鎖存電路之電路圖。第17圖係詳細顯示第14圖之發送電路之編碼器之電路圖。第18圖係顯示第2實施例之發送電路及接收電路之動作之時間圖。第19圖係顯示第3實施例之方塊圖。第20圖係顯示第4實施例之方塊圖。第21圖係顯示第5實施例之方塊圖。 (請先閲讀背面之注意事項再填寫本頁) 【主要元件符號之說明】 10…裝置 30b…比較器 12…裝置 30、32…比較電路 14…發送電路 32b…比較器 16…接收電路 34、36…傳送電路 18…譯碼器 38…譯碼器 20···延遲電路 40…發送電路 20a…延遲段 40a…閱讀放大器 22、24…選擇電路 42…接收電路 26…邊緣生成電路 44…譯碼器 26a···邊緣生成部 46…可變延遲電路 28…輸入電路 46a、46b、46c、46d 30a···比較器延遲段訂— ·線_ 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） -45- 546816 A7 B7 五、發明説明和 ) 46e、46f、46g、46h···開關電路 48…輸出部 48a…鎖存電路 48b…輸出緩衝器 50…延遲電路 5 0 a〜5 0 d…延遲段 52a、52b、52c…鎖存器 5 4…編碼器 56···譯碼器 58…資料生成電路

58a、58b、58c、58d."NAND 電路

58e、58f、58g、58h.”CMOS 傳輸門 58i、58j…鎖存器 58k、581…開關電路 58m、58n…鎖存器 60、62…半導體積體電路 64…SIG輸入緩衝器 66…SIG輸出緩衝器 68…ΤΖ輸入緩衝器 70···ΤΖ輸出緩衝器 72…ΤΖ生成電路 74…時脈輸入緩衝器 76…記憶體介面裝置 78…半導體記憶裝置 8 0…位址輸入缓衝器 82…指令輸入缓衝器 CLK…時鐘信號線 DATA…資料匯流排線 DA、DB、DC、DD…資料匯流排線 DEC1〜DEC4···譯碼器 DEC5〜DEC8···譯碼器 NDD、NCD、NBD、NAD… 節點

Rl、R2···電阻 SEL1〜SEL4···選擇器 SEL5〜SEL8···選擇器 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -46-

Claims

546816 / M f q ftSL·/ £iE/ 截見、申請專利範圍第_9966號中請案申請專利範圍修正本92^月8曰 ].-種輸入/輪出介面’係用以從發送電路藉由多數㈣線而將多數信號傳達至接收電路，其特徵在於：^ 可依分別傳達於前述複數信號線上之前述複數作號之遷移邊緣之時間順序而表現邏輯值者。如申請專利範圍第1頊貝之輪入/輪出介面’其中前述信I、」旻之遷移邊緣，前述邏輯值則係組合前述传。號之Wit各遷移邊緣之時間順^表現者。 ° 。·如申請專利範圍第2頊之於弟項之輸入/輸出介面，其中前述信㈣L邏純難使㈣脈衝作號之移邊緣之時間順序而表現者。 ϋ 4· 一種半導體積體電路，包含有：一信號生成電路’係用以生成遷移邊緣之時間相異之數時間信號者；一選擇電路’係可依邏輯值而就複數之信號線之每號線選擇前述任一時間信號者；及 2送電路，係可分別與已選出之前述時間信號同步路=遗’並具有用以輸出已生成之前述信號之輸出、:種Μ體積體電路，係具有—接收電路者，該接收電路包含有：二=電係、用以比較分別為複數信號線所傳達之複數仏戒之遷移邊緣之時間順序者；及裝遷 .複信而電訂 -47- 丄 t) 申叫專利範圍、㈣耳值生成電路’係可依該比較電路之比較結果而生成邏輯值者。 2則入/輪出介面，係用以從發送電路藉由信號線而將信號傳達至接收電路，其特徵在於： ^專達於别述^號線上之前述信號之遷移邊緣與基準時間信號之遷移邊緣之時間差而表現論現值者。 π•如申請專利範圍第6項之輸入/輸出介面，包含有：、毛运包路’係可分別將以複數位元表現之邏輯值轉換為預定之延遲時間，並對該信號線輸出已相對基準時間信號延遲到該延遲時間量之該信號者；及 -接攻電路，係用以檢出為該信號線所傳達之該信號之遷移邊緣相對該基準時間信號之延遲時間，並依該延遲日Τ間而生成邏輯值者。 •士申明專利粑圍第7項之輸入/輸出介面，其中該發送電路及4接收電路係分別形成於複數半導體晶片上者，前述各半導體晶片包含有·· 第1輸入電路及第2輸入電路，係用以於自其他半導月且日曰片接收則吕號時，分別接收前述其他半導體晶片所輸出之該信號及該基準時間信號者；，號生戍電路’係可於對前述其他半導體晶片發送該信號時依據外部時鐘信號而生成該基準時間信號者；及第1輸出電路，係用以輸出該信號者。 9. -種半導體積體電路，係具有一發送電路者，該發送電路係可分別將以複數位元表現之邏輯值轉換為預定本紙張尺度適用中國國家標準（CNS) Α4規(21()><297公^_ -48- 546816 A8 B8

之延遲時間’亚對該信號線輸出已相對基準時間延遲到該延遲時間量之該信號者。 - 0· 一種半《㈣電路，係具有—接收電路者電路係用以檢出為信號線所傳達之信號之遷移邊對基準時間信號之延遲時間，並依該延遲、相邏輯值者。、生成