KR20100006872A - 반도체 소자와 그의 구동 방법 - Google Patents

반도체 소자와 그의 구동 방법 Download PDF

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Abstract

본 발명은 다수의 데이터를 입력받기 위한 다수의 입력수단과, 상기 다수의 입력수단의 출력신호를 다수의 동기화클럭신호에 응답하여 래칭하기 위한 다수의 래칭수단, 및 상기 다수의 입력수단과 상기 다수의 래칭수단 사이의 각 신호 전송시간만큼 소오스클럭신호를 지연시켜 상기 다수의 동기화클럭신호로서 생성하기 위한 동기화클럭 생성수단을 구비하는 반도체 소자를 제공한다.
Figure P1020080067175
동기화, 래치, 신호 전송시간, 반도체 소자

Description

반도체 소자와 그의 구동 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부에서 입력되는 신호를 클럭(clock) 신호에 동기화시켜 래칭(latching)하는 반도체 소자와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 예컨대, 중앙처리장치(CPU)로부터 출력되는 외부 명령신호, 데이터(data) 신호, 어드레스(address) 신호 등을 입력받아 원하는 동작을 수행한다. 이때 반도체 소자 내부에서는 이와 같은 신호를 클럭 신호에 동기화시켜 래칭하여 사용한다. 클럭 신호와 이에 동기화되어야 하는 신호들 간에는 셋업/홀드 타임(setup/hold time)이 보장되어야 하며, 특히 셋업 타임은 동기화 동작에 있어서 중요한 요인으로 작용한다.
도 1 은 기존의 반도체 소자의 일부 구성을 설명하기 위한 도면이다.
도 1 을 참조하면, 반도체 소자는 클럭 버퍼링부(110)와, 동기화클럭 생성부(130)와, 다수의 신호입력부(150)와, 다수의 지연부(170), 및 다수의 래칭부(190)를 구비한다.
클럭 버퍼링부(110)는 외부클럭신호(CLK_EXT)를 버퍼링(buffering)하여 소오스클럭신호(CLK_SRC)를 생성하고, 동기화클럭 생성부(130)는 소오스클럭신호(CLK_SRC)에 응답하여 동기화클럭신호(CLK_SYN)를 생성한다.
다수의 신호입력부(150)는 외부에서 입력되는 다수의 입력신호를 입력받기 위한 것으로, 도시된 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)는 각각에 대응되는 제1 내지 제3 입력신호(IN1, IN2, IN3)를 입력받아 출력한다. 참고로, 도 1 에서는 설명의 편의를 위하여 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)만 도시하였으며, 이후 구성에 있어서도 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)에 대응되는 구성만을 도시하였다. 여기서, 제1 내지 제3 입력신호(IN1, IN2, IN3)는 해당 패드(pad)를 통해 입력되는 신호이고, 통상적으로 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)는 해당 패드에 인접하게 배치되어 설계된다.
다수의 지연부(170)는 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)의 출력신호를 각각 예정된 지연 시간만큼 지연시켜 출력하기 위한 것으로, 제1 내지 제3 지연부(170_1, 170_2, 170_3)를 구비한다. 제1 내지 제3 지연부(170_1, 170_2, 170_3) 각각에서 반영되는 지연 시간은 제1 내지 제3 입력신호(IN1, IN2, IN3)와 동기화클럭신호(CLK_SYN) 사이의 셋업 타임을 고려한 시간으로, 이하에서 설명될 동작 설명에서 자세히 살펴보기로 한다.
다수의 래칭부(190)는 제1 내지 제3 지연부(150_1, 150_2, 150_3)의 출력신호를 동기화클럭신호(CLK_SYN)에 동기화시켜 래칭(latching)하고 제1 내지 제3 출력신호(OUT1, OUT2, OUT3)로서 출력하기 위한 것으로, 제1 내지 제3 래칭부(190_1, 190_2, 190_3)를 구비한다. 제1 내지 제3 래칭부(150_1, 150_2, 150_3)의 회로 구성 및 동작 설명은 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
이하, 간단한 동작 설명을 알아보기로 한다.
우선, 외부클럭신호(CLK_EXT)는 클럭 버퍼링부(110)와 동기화클럭 생성부(130)를 거쳐 동기화클럭신호(CLK_SYN)로 출력된다. 이렇게 출력된 동기화클럭신호(CLK_SYN)는 거의 동일한 시점에 제1 내지 제3 래칭부(190_1, 190_2, 190_3)에 입력된다.
한편, 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)는 다수의 패드(도시되지 않음)를 통해 입력되는 제1 내지 제3 입력신호(IN1, IN2, IN3)를 각각 내부기준전압(V_REF)과 비교하여 출력한다. 예컨대, 제1 입력신호(IN1)가 내부기준전압(V_REF)보다 높은 전압 레벨 값을 가지는 경우 제1 신호입력부(150_1)는 논리'하이'를 출력하고, 제1 입력신호(IN1)가 내부기준전압(V_REF)보다 낮은 전압 레벨 값을 가지는 경우 제1 신호입력부(150_1)는 논리'로우'를 출력한다. 참고로, 클럭인에이블신호(CKEb)는 반도체 소자에서 불필요한 동작으로 인한 전류 소모를 방지하기 위한 신호로서, 제1 내지 제3 신호입력부(150_1, 150_2, 150_3) 동작의 활성화 또는 비활성화를 제어한다.
이어서, 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)의 출력신호는 각각에 대응되는 제1 내지 제3 지연부(170_1, 170_2, 170_3)에서 반영되는 지연 시간만큼 지연되어 제1 내지 제3 래칭부(190_1, 190_2, 190_3)로 전달된다. 패드에 인접하게 배치는 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)에 비하여 제1 내지 제3 래칭부(190_1, 190_2, 190_3)는 한곳에 모여 배치되기 때문에, 만약 제1 내지 제3 지연부(170_1, 170_2, 170_3)가 설계되지 않는다면, 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)의 출력신호는 서로 다른 시점에 제1 내지 제3 래칭부(190_1, 190_2, 190_3)에 전달될 것이다. 즉, 동기화클럭신호(CLK_SYN)와 안정적인 셋업 타임을 보장해 줄 수 없다.
때문에, 제1 내지 제3 지연부(170_1, 170_2, 170_3)는 셋업 타임을 보장해 주기 위하여 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)의 출력신호에 서로 다른 지연 시간을 반영하여 출력하고, 제1 내지 제3 래칭부(190_1, 190_2, 190_3)는 동일한 시점에 데이터를 입력받는다. 그래서, 제1 내지 제3 래칭부(190_1, 190_2, 190_3)는 하나의 동기화클럭신호(CLK_SYN)와 셋업 타임이 보장된 제1 내지 제3 지연부(170_1, 170_2, 170_3)의 출력신호에 응답하여 제1 내지 제3 출력신호(OUT1, OUT2, OUT3)를 출력한다.
다시 도 1 의 구성을 살펴보면, 제1 내지 제3 지연부(170_1, 170_2, 170_3)는 다수의 인버터(inverter)를 구비한다. 제1 지연부(170_1)는 여섯 개의 인버터를 구비하고 있으고, 제2 지연부(170_2)는 네 개의 인버터를 구비하며, 제3 지연부(170_3)는 두 개의 인버터를 구비한다. 이와 같이 제1 내지 제3 지연부(170_1, 170_2, 170_3)의 인버터의 개수가 틀린 이유는 위에서 설명한 바와 같이 제1 내지 제3 신호입력부(150_1, 150_2, 150_3)와 제1 내지 제3 래칭부(190_1, 190_2, 190_3) 사이의 신호 전송시간이 각각 다르기 때문이다. 그래서, 각 지연부를 생략한 상태에서 신호입력부와 이에 대응되는 래칭부 사이의 신호 전송시간이 가장 짧은 제1 신호입력부(150_1)와 제1 래칭부(190_1) 사이에는 신호 전송시간이 가장 긴 경우(제3 신호입력부(150_3)와 제3 래칭부(190_3) 사이)를 고려한 제1 지연부(170_1)가 삽입되어야 한다.
한편, 반도체 소자는 고속화 및 저전력화를 이루기 위한 방향으로 발전하고 있다. 이중 고속화를 이루기 위한 일환으로 반도체 소자는 점점 많은 개수의 데이터를 동시에 입력받을 수 있도록 설계되고 있다. 이는 반도체 소자에 구비되어야 하는 패드의 개수가 많아짐을 의미하고, 이에 따라 신호입력부와 이에 대응하는 래칭부 사이의 신호 전송시간도 점점 길어지는 것을 의미하며, 이에 따라 지연부를 구성하는 인버터의 개수 역시 점점 늘어나는 것을 의미한다. 여기서, 지연부를 구성하는 인버터는 신호를 전달하면서 스위칭 커런트(switching current)를 소모하며, 인버터의 개수가 많아 질수록 소모되는 스위칭 커런트는 점점 많아지게 된다. 즉, 기존과 같은 구성의 반도체 소자의 경우 패드 개수가 증가함에 따라 스위칭 커런트가 많아져 반도체 소자의 저전력화를 방해하는 요인으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 데이터가 입력되어 래칭되는 시점까지의 신호 전송시간을 고려하여 다수의 동기화클럭신호를 생성하고, 이를 이용하여 데이터를 래칭할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는, 다수의 데이터를 입력받기 위한 다수의 입력수단; 상기 다수의 입력수단의 출력신호를 다수의 동기화클럭신호에 응답하여 래칭하기 위한 다수의 래칭수단; 및 상기 다수의 입력수단과 상기 다수의 래칭수단 사이의 각 신호 전송시간만큼 소오스클럭신호를 지연시켜 상기 다수의 동기화클럭신호로서 생성하기 위한 동기화클럭 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 소자는, 다수의 데이터를 입력받기 위한 제1 및 제2 입력수단; 제1 데이터 라인을 통해 전달되는 상기 제1 입력수단의 출력신호를 제1 동기화클럭신호에 응답하여 래칭하기 위한 제1 래칭수단; 상기 제1 데이터 라인보다 로딩 값이 큰 제2 데이터 라인을 통해 전달되는 상기 제2 입력수단의 출력신호를 제2 동기화클럭신호에 응답하여 래칭하기 위한 제2 래칭수단; 및 상기 제1 데이터 라인과 상기 제2 데이터 라인의 로딩 값에 대응하는 시간만큼 소오스클럭신호를 지연시켜 상기 제1 및 제2 동기화클럭신호로서 출력하기 위한 동기화클럭 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 소자의 구동 방법은, 다수의 데이터가 입력되는 시점에서부터 상기 다수의 데이터가 다수의 동기화클럭신호에 동기화되는 시점까지의 각 신호 전송시간에 대응하는 만큼 소오스클럭신호를 지연하여 다수의 동기화클럭신호를 생성하는 단계와, 상기 다수의 데이터를 상기 다수의 동기화클럭신호 각각에 동기화시키는 단계를 포함한다.
기존의 반도체 소자는 하나의 동기화클럭신호와 다수의 입력신호의 셋업 타임을 보장해 주기 위하여 다수의 인버터를 구비하였기 때문에, 스위칭 커런트의 소모가 많아지는 문제점이 발생하였다. 하지만, 본 발명에 따른 반도체 소자는 기준클럭신호를 신호 전송시간에 대응하는 만큼 지연시킨 다수의 동기화클럭신호를 생성하고 이를 이용하여 안정적인 래칭 동작을 수행할 수 있다. 때문에, 기존에 구비되던 다수의 인버터를 제거해 줄 수 있음으로써, 스위칭 커런트를 최소화할 수 있다.
본 발명은 다수의 입력신호가 래칭되는 시점을 고려하여 다수의 동기화클럭신호를 생성하고 이를 이용하여 래칭동작을 수행함으로써, 입력신호의 셋업 타임을 보장해 줄 수 있을 뿐만 아니라 스위칭 커런트를 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 도면이다.
도 2 를 참조하면, 반도체 소자는 클럭 버퍼링부(210)와, 동기화클럭 생성부(230)와, 다수의 신호입력부(250), 및 다수의 래칭부(270)를 구비할 수 있다.
클럭 버퍼링부(210)는 외부클럭신호(CLK_EXT)를 버퍼링하여 소오스클럭신호인 제1 동기화클럭신호(CLK_SYN1)를 생성할 수 있다. 여기서, 제1 동기화클럭신호(CLK_SYN1)는 도 2 와 같이 제1 래칭부(270_1)에 입력되어 제1 신호입력부(250_1)의 출력신호를 동기화시킬 수 있는 신호가 될 수 있기 때문에, 본 명세서에서는 소오스클럭신호 대신에 제1 동기화클럭신호(CLK_SYN1)로 명명하기로 한다.
동기화클럭 생성부(230)는 제1 동기화클럭신호(CLK_SYN1)를 지연시켜 제2 및 제3 동기화클럭신호(CLK_SYN2, CLK_SYN3)를 생성하기 위한 것으로, 제1 지연부(230_1)와 제2 지연부((230_2)를 구비할 수 있다. 여기서, 제1 지연부(230_1)에서 출력되는 제2 동기화클럭신호(CLK_SYN2)는 제2 신호입력부(250_2)와 제2 래칭부(270_2) 사이의 신호 전송시간에 대응하는 만큼 제1 동기화클럭신호(CLK_SYN1)를 지연시켜 생성한 신호이고, 제2 지연부(230_2)에서 출력되는 제3 동기화클럭신호(CLK_SYN3)는 제3 신호입력부(250_3)와 제3 래칭부(270_3) 사이의 신호 전송시간에 대응하는 만큼 제1 동기화클럭신호(CLK_SYN1)를 지연시켜 생성한 신호이다.
본 발명에 따른 반도체 소자는 신호 전송시간을 반영한 다수의 동기화클럭신호를 생성하고, 이를 이용하여 래칭부에 입력되는 데이터 신호와의 셋업 타임을 보장해 줄 수 있다.
이하, 제1 및 제2 지연부(230_1, 230_2)에 대하여 살펴보기로 한다.
제1 지연부(230_1)와 제2 지연부(230_2)는 직렬 연결되어 있으며, 각각 두 개의 인버터를 구비할 수 있다. 그래서, 제1 지연부(230_1)에서 출력되는 제2 동기화클럭신호(CLK_SYN2)는 제2 신호입력부(250_2)의 출력신호가 제2 래칭부(270_2)로 전달되는 데이터 라인의 로딩 값에 대응하는 만큼 제1 동기화클럭신호(CLK_SYN1)를 지연한 신호가 되고, 제2 지연부(230_2)에서 출력되는 제3 동기화클럭신호(CLK_SYN3)는 제3 신호입력부(250_3)의 출력신호가 제3 래칭부(270_3)로 전달되는 데이터 라인의 로딩 값에 대응하는 만큼 제1 동기화클럭신호(CLK_SYN1)를 지연한 신호가 된다.
즉, 제2 지연부(230_2)는 제2 신호입력부(250_2)에 대응되는 데이터 라인과 제3 신호입력부(250_3)에 대응되는 데이터 라인의 로딩 차에 대응하는 시간만큼을 제2 동기화클럭신호(CLK_SYN2)에 반영하여 제3 동기화클럭신호(CLK_SYN3)로서 출력할 수 있다.
여기서는 설명의 편의를 위하여 제1 신호입력부(250_1)의 출력신호가 전달되는 데이터 라인의 로딩 값보다 제2 신호입력부(250_2)의 출력신호가 전달되는 데이터 라인의 로딩 값이 더 크고, 제2 신호입력부(250_2)의 출력신호가 전달되는 데이터 라인의 로딩 값보다 제3 신호입력부(250_3)의 출력신호가 전달되는 데이터 라인의 로딩 값이 더 크다고 가정하였다. 로딩 값이 크다는 의미는 그만큼 데이터 라인이 길다는 의미와 동일하게 해석될 수 있으며, 신호 정송시간이 길다는 의미와 동일하게 해석될 수 있다.
즉, 제1 내지 제3 래칭부(270_1, 270_2, 270_3)에 데이터 신호가 전달되는 시점은, 제1 신호입력부(250_1)의 출력신호가 가장 빠르고, 제2 신호입력부(250_2)의 출력신호가 그 다음이며, 제3 신호입력부(250_3)의 출력신호가 가장 늦게 된다. 때문에, 제1 동기화클럭신호(CLK_SYN1)가 제1 래칭부(270_1)의 동기화 클럭으로 사용될 수 있고, 제2 동기화클럭신호(CLK_SYN2)가 제2 래칭부(270_2)의 동기화 클럭으로 사용될 수 있으며, 제3 동기화클럭신호(CLK_SYN3)가 제3 래칭부(270_3)의 동기화 클럭으로 사용될 수 있다. 다시 말하면, 데이터 라인의 로딩 값이 작아 빠르게 도착하는 데이터 신호는 그만큼 빠른 클럭신호를 이용하여 셋업 타임을 확보하고, 데이터 라인의 로딩 값이 커 느리게 도착하는 데이터 신호는 그만큼 느린 클럭신호를 이용하여 셋업 타임을 확보할 수 있다.
한편, 다수의 신호입력부(250)는 외부에서 입력되는 다수의 입력신호를 입력 받기 위한 것으로, 제1 내지 제3 신호입력부(250_1, 250_2, 250_3)는 각각에 대응되는 제1 내지 제3 입력신호(IN1, IN2, IN3)를 입력받아 출력한다. 참고로, 도 2 에서는 설명의 편의를 위하여 도 1 과 마찬가지로 제1 내지 제3 신호입력부(250_1, 250_2, 250_3)만 도시 하였다. 여기서, 제1 내지 제3 입력신호(IN1, IN2, IN3)는 해당 패드를 통해 입력되는 신호이고, 제1 내지 제3 신호입력부(250_1, 250_2, 250_3)는 해당 패드에 인접하게 설계될 수 있다. 제1 내지 제3 신호입력부(250_1, 250_2, 250_3)는 기존의 신호입력부와 동일한 동작을 수행하기 때문에 동작에 대한 자세한 설명은 생략하기로 한다.
참고로, 본 발명에 따른 반도체 소자는 도 2 에서 볼 수 있듯이 기존에 셋업 타임을 보장해주기 위한 다수의 인버터를 제거할 수 있다. 하지만, 제1 내지 제3 입력부(250_1, 250_2, 250_3)의 출력신호가 전달되는 데이터 라인은 비교적 로딩 값이 크기 때문에, 데이터 라인 상에 리피터(repeater)를 삽입할 수 있다. 이렇게 되는 경우 제1 및 제2 지연부(230_1, 230_2)는 이에 따라 다르게 설계되는 것이 바람직하다.
한편, 다수의 래칭부(270)는 제1 내지 제3 신호입력부(250_1, 250_2, 250_3)의 출력신호를 제1 내지 제3 동기화클럭신호(CLK_SYN1, CLK_SYN2, CLK_SYN3) 각각에 동기화시켜 래칭하여 제1 내지 제3 출력신호(OUT1, OUT2, OUT3)로서 출력하기 위한 것으로, 제1 내지 제3 래칭부(270_1, 270_2, 270_3)를 구비할 수 있다. 여기서, 제1 내지 제3 래칭부(270_1, 270_2, 270_3)는 제1 내지 제3 신호입력부(250_1, 250_2, 250_3)가 배치되는 정도보다 더 밀집되어 배치되는 것이 바람직하다.
전술한 바와 같이, 본 발명에 따른 반도체 소자는 다수의 입력신호가 래칭되는 시점을 고려하여 다수의 동기화클럭신호를 생성하고 이를 이용하여 래칭동작을 수행함으로써, 입력신호의 셋업 타임을 보장해 줄 수 있다. 또한, 기존에 구비되던 다수의 인버터를 사용하지 않기 때문에 스위칭 커런트를 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서는 각각 3 개의 신호입력부와 래칭부를 구비하는 경우를 일례로 들어 설명하였으나, 본 발명은 다수의 신호입력부와 다수의 래칭부를 구비하는 경우에도 적용할 수 있으며, 이때, 동기화클럭생성부의 각 지연부는 발생할 수 있는 신호 전송시간에 대응하는 시간을 모두 반영할 수 있게 설계되어야 할 것이다.
본 발명은 이를 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 반도체 소자의 일부 구성을 설명하기 위한 도면.
도 2 는 본 발명에 따른 반도체 소자의 일부 구성을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
210 : 클럭버퍼링부 230 : 동기화클럭생성부
250 : 다수의 신호입력부 270 : 다수의 래칭부

Claims (14)

  1. 다수의 데이터를 입력받기 위한 다수의 입력수단;
    상기 다수의 입력수단의 출력신호를 다수의 동기화클럭신호에 응답하여 래칭하기 위한 다수의 래칭수단; 및
    상기 다수의 입력수단과 상기 다수의 래칭수단 사이의 각 신호 전송시간만큼 소오스클럭신호를 지연시켜 상기 다수의 동기화클럭신호로서 생성하기 위한 동기화클럭 생성수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 동기화클럭 생성수단은,
    상기 소오스클럭신호를 상기 다수의 입력수단의 출력신호가 전달되는 데이터 라인의 로딩 값에 대응하는 지연 시간만큼 지연시켜 상기 다수의 동기화클럭신호로서 생성하기 위한 다수의 지연부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    외부클럭신호를 버퍼링하여 상기 소오스클럭신호를 생성하기 위한 버퍼링수 단을 더 구비하는 반도체 소자.
  4. 다수의 데이터를 입력받기 위한 제1 및 제2 입력수단;
    제1 데이터 라인을 통해 전달되는 상기 제1 입력수단의 출력신호를 제1 동기화클럭신호에 응답하여 래칭하기 위한 제1 래칭수단;
    상기 제1 데이터 라인보다 로딩 값이 큰 제2 데이터 라인을 통해 전달되는 상기 제2 입력수단의 출력신호를 제2 동기화클럭신호에 응답하여 래칭하기 위한 제2 래칭수단; 및
    상기 제1 데이터 라인과 상기 제2 데이터 라인의 로딩 값에 대응하는 시간만큼 소오스클럭신호를 지연시켜 상기 제1 및 제2 동기화클럭신호로서 출력하기 위한 동기화클럭 생성수단
    을 구비하는 반도체 소자.
  5. 제4항에 있어서,
    상기 동기화클럭생성수단은,
    상기 소오스클럭신호를 상기 제1 데이터 라인에 대응하는 로딩 값만큼 지연한 상기 제1 동기화클럭신호를 출력하기 위한 제1 지연부와,
    상기 소오스클럭신호를 상기 제2 데이터 라인에 대응하는 로딩 값만큼 지연 한 제2 동기화클럭신호를 출력하기 위한 제2 지연부를 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 지연부는 상기 제1 데이터 라인과 상기 제2 데이터 라인의 로딩 차에 대응하는 시간만큼 상기 제1 동기화클럭신호를 지연시키는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 및 제2 지연부는 직렬 연결되는 것을 특징으로 하는 반도체 소자.
  8. 제4항에 있어서,
    외부클럭신호를 버퍼링하여 상기 소오스클럭신호를 생성하기 위한 버퍼링수단을 더 구비하는 반도체 소자.
  9. 제4항에 있어서,
    상기 다수의 데이터를 입력받아 상기 제1 및 제2 입력수단에 인가하기 위한 제1 및 제2 패드를 더 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 입력수단은 각각 대응되는 상기 제1 및 제2 패드에 인접하게 배치되고, 상기 제1 및 제2 래칭수단은 상기 제1 및 제2 입력수단이 배치되는 밀집도보다 더 밀집되어 배치되는 것을 특징으로 하는 반도체 소자.
  11. 제4항에 있어서,
    상기 제1 동기화클럭신호의 활성화 시점은 상기 제2 동기화클럭신호의 활성화 시점보다 빠른 것을 특징으로 하는 반도체 소자.
  12. 다수의 데이터가 입력되는 시점에서부터 상기 다수의 데이터가 다수의 동기화클럭신호에 동기화되는 시점까지의 각 신호 전송시간에 대응하는 만큼 소오스클럭신호를 지연하여 다수의 동기화클럭신호를 생성하는 단계와,
    상기 다수의 데이터를 상기 다수의 동기화클럭신호 각각에 동기화시키는 단계
    를 포함하는 반도체 소자의 구동 방법.
  13. 제12항에 있어서,
    상기 다수의 동기화클럭신호를 생성하는 단계는,
    상기 소오스클럭신호를 지연시켜 제1 동기화클럭신호를 생성하는 단계와,
    상기 제1 동기화클럭신호보다 더 지연된 제2 동기화클럭신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  14. 제13항에 있어서,
    상기 각 신호 전송시간은 서로 다른 값을 가지며, 상기 제1 및 제2 동기화클럭신호 각각은 상기 각 신호 전송시간에 대응하는 만큼 지연되어 출력되는 것을 특징으로 하는 반도체 소자의 구동 방법.
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