JP2004336191A - 半導体集積回路 - Google Patents
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Abstract
【課題】クロックに同期して動作を行う内部回路を備える半導体集積回路に関し、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、電磁波輻射を抑制し、電磁波輻射の影響を与えにくい電子機器を構成できるようにする。
【解決手段】電源線９、１０間に可変容量素子１８を接続すると共に、周期固定のクロックＣＫに同期して可変容量素子１８の容量値を変化させるように可変容量素子１８を制御する制御回路１９を設ける。
【選択図】 図１
【解決手段】電源線９、１０間に可変容量素子１８を接続すると共に、周期固定のクロックＣＫに同期して可変容量素子１８の容量値を変化させるように可変容量素子１８を制御する制御回路１９を設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期して動作を行う内部回路を備える半導体集積回路に関する。
【０００２】
【従来の技術】
図１３は従来の電子機器の一例の一部分を示す回路図である。図１３中、１はボード、２はボード１に実装された電源ユニット、３、４はボード１が有する電源線、５はボード１に実装された半導体パッケージ、６、７は半導体パッケージ５が有する電源線、６Ｌ、７Ｌはそれぞれ電源線６、７が有するインダクタンス成分である。
【０００３】
８は半導体パッケージ５に内蔵された半導体チップ、９、１０は半導体チップ８が有する電源線、１１は電源線９、１０間に接続された固定容量素子、１２はクロックの立ち上がりタイミングに同期して動作する内部回路であり、内部回路１２には電源線９、１０を介して電源電圧が供給される。１３は内部回路１２に与えるクロックＣＫを生成するクロック生成回路である。
【０００４】
図１４は図１３に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐの時間軸上の波形（三角波に近似している）、（Ｃ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形（三角波に近似している）、（Ｄ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【０００５】
ここで、内部回路１２は、クロックＣＫの立ち上がりタイミングに同期して動作するので、電源線９、３に流れる電流Ｉｖｄ＿ｃｈｉｐ、Ｉｖｄ＿ｂｏａｒｄは、クロックＣＫの立ち上がりの直後にピークを持ち、クロックＣＫと同一周期の波形になる。このため、電源線３がアンテナとなってクロックＣＫの周波数及びその高調波成分を周波数成分とする電磁波が輻射される。
【０００６】
この不要輻射電磁波は、システム上の装置に電磁波障害（ＥＭＩ）を引き起こすおそれがある。そこで従来、電磁波輻射抑制方法として、クロックＣＫに変調をかけてスペクトラム拡散させてなるスペクトラム拡散クロックを使用することにより、ボード１上の電源線３を流れる電流Ｉｖｄ＿ｂｏａｒｄの周波数成分を拡散させる方法が提案されている（例えば、特許文献１〜４参照）。
【０００７】
図１５はスペクトラム拡散クロックを使用する電子機器の一例の一部分を示す回路図である。図１５に示す電子機器は、図１３に示す半導体チップ８の代わりに、スペクトラム拡散クロック生成回路１４を搭載した半導体チップ１５を使用し、その他については、図１３に示す従来の電子機器と同様に構成したものである。
【０００８】
図１６は図１５に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はスペクトラム拡散クロック生成回路１４から出力されるスペクトラム拡散クロックＳ＿ＣＫの時間軸上の電圧波形、（Ｂ）は電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐの時間軸上の波形、（Ｃ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｄ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【０００９】
図１５に示す電子機器では、内部回路１２は、スペクトラム拡散クロックＳ＿ＣＫの立ち上がりタイミングに同期して動作することになるので、電源線９、３に流れる電流Ｉｖｄ＿ｃｈｉｐ、Ｉｖｄ＿ｂｏａｒｄは、スペクトラム拡散クロックＳ＿ＣＫの立ち上がりの直後にピークを持ち、スペクトラム拡散クロックＳ＿ＣＫに同期した波形となる。
【００１０】
ここで、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄを周波数軸上にプロットすると、図１６Ｄに示すように、ある程度広がりを持ち、ピークも低く抑えられたプロファイルとなる。これに対して、図１３に示す電子機器の場合は、破線１６で示すようにクロックＣＫの周波数近傍に急峻なピークを持つことになる。したがって、図１５に示す電子機器では、ボード１からの電磁波輻射が抑えられる。
【００１１】
その他の電磁波輻射抑制方法として、例えば、半導体チップの外部電源端子と外部接地端子との間に容量の大きな固定容量素子を接続する方法が提案されている（例えば、特許文献５参照）。
【００１２】
【特許文献１】特開平９−２８９５２７号公報
【特許文献２】特開平９−９８１５２号公報
【特許文献３】特開平１１−１５５５０号公報
【特許文献４】特開２００１−１４０５６号公報
【特許文献５】特開平５−２６７５５７号公報
【００１３】
【発明が解決しようとする課題】
図１５に示す電子機器では、スペクトラム拡散クロックＳ＿ＣＫは、例えば、１０ＫＨｚ程度の周波数で変調されるが、周期が最も短くなったときでも、内部回路１２が正常に動作しなければならない。このためには、スペクトラム拡散クロックＳ＿ＣＫの最大周波数は、内部回路１２の最高動作周波数以下としなければならない。この結果、スペクトラム拡散クロックＳ＿ＣＫの長時間での平均周波数は、内部回路１２の最高動作周波数よりも必ず低くなる。これは、内部回路１２の処理速度の低下を招いてしまう。
【００１４】
また、異なる変調回路から出力されるスペクトラム拡散クロックで動作する内部回路間でのデータ転送には、変調回路間で同期を取る仕組みを設けるか（特許文献２参照）、一旦、非同期回路部分を経由するようにしなければならない（特許文献４参照）。スペクトラム拡散クロックで動作する内部回路と周期固定のクロックで動作する内部回路との間のデータ転送を行う場合でも、非同期回路部分が必要となる。したがって、動作の高速化及び回路の簡易化を図るためには、周期固定のクロックを使用することが好適と言える。
【００１５】
また、半導体チップの外部電源端子と外部接地端子との間に容量の大きな固定容量素子を接続することによって電磁波輻射を抑制する方法（特許文献５参照）は、半導体パッケージが大きくなると共に、製造工程の追加や変更が必要になるという問題点を有している。
【００１６】
本発明は、かかる点に鑑み、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、電磁波輻射を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができるようにした半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明中、第１の発明は、クロックに同期して動作する内部回路を有する半導体集積回路であって、内部回路を駆動するための第１、第２の電源線間に接続された可変容量素子と、可変容量素子の容量値がクロックに同期して変化するように可変容量素子を制御する制御回路を有する、というものである。
【００１８】
第１の発明によれば、可変容量素子の容量値をクロックに同期して変化させることができるので、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、第１、第２の電源線と外部電源線で構成される電源路の伝達関数をクロックに同期させて変化させることができ、外部電源線に流れる電流のクロック周波数付近の成分を小さくすることができる。この結果、外部電源線をアンテナとして輻射される不要電磁波を抑制することができる。
【００１９】
本発明中、第２の発明は、クロックに同期して動作する内部回路を有する半導体集積回路であって、内部回路を駆動するための第１、第２の電源線間に直列接続された可変抵抗素子及び固定容量素子と、可変抵抗素子の抵抗値がクロックに同期して変化するように可変抵抗素子を制御する制御回路を有する、というものである。
【００２０】
第２の発明によれば、可変抵抗素子の抵抗値をクロックに同期して変化させることができるので、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、第１、第２の電源線と外部電源線で構成される電源路の伝達関数をクロックに同期させて変化させることができ、外部電源線に流れる電流のクロック周波数付近の成分を小さくすることができる。この結果、外部電源線をアンテナとして輻射される不要電磁波を抑制することができる。
【００２１】
【発明の実施の形態】
以下、図１〜図１２を参照して、本発明の第１実施形態及び第２実施形態について説明する。なお、図１、図２、図４、図７及び図１０〜図１２において、図１３に対応する部分には同一符号を付し、その重複説明は省略する。
【００２２】
（本発明の第１実施形態・・図１〜図１０）
図１は本発明の第１実施形態を使用した電子機器の一例の一部分を示す回路図である。図１に示す電子機器は、図１３に示す半導体チップ８の代わりに、本発明の第１実施形態を搭載した半導体チップ１７を使用し、その他については、図１３に示す電子機器と同様に構成したものである。
【００２３】
本発明の第１実施形態は、図１３に示す固定容量素子１１の代わりに、可変容量素子１８を設けると共に、クロックＣＫに同期して可変容量素子１８の容量値を変化させるように可変容量素子１８を制御する制御回路１９を設け、その他については、図１３に示す半導体チップ８が搭載する半導体集積回路と同様に構成したものである。
【００２４】
図２は本発明の第１実施形態の第１具体例を示す回路図である。図２中、２０は可変容量素子１８をなすｎＭＯＳトランジスタであり、ゲートを電源線９に接続し、ドレイン及びソースを電源線１０に接続している。２１は制御回路１９をなす１／２分周回路であり、クロック生成回路１３から出力されるクロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ２０のバックゲートに与えるものである。
【００２５】
図３は本発明の第１実施形態の第１具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐの時間軸上の波形、（Ｃ）はｎＭＯＳトランジスタ２０のゲート容量値Ｃの時間変化、（Ｄ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｅ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【００２６】
ここで、内部回路１２は、クロックＣＫの立ち上がりタイミングに同期して動作するので、電源線３に流れる電流Ｉｖｄ＿ｃｈｉｐは、クロックＣＫの立ち上がりの直後にピークを持ち、クロックＣＫと同一周期の波形になる。
【００２７】
また、１／２分周回路２１は、クロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ２０のバックゲートに供給するので、ｎＭＯＳトランジスタ２０のゲート容量は、クロックＣＫの１周期ごとに容量値Ｃが大小に変化することになる。
【００２８】
なお、ｎＭＯＳトランジスタ２０のゲート容量値Ｃは、ｎＭＯＳトランジスタ２０にチャネルが形成されている時の方がチャネルが形成されていない時よりも大きい。本例の場合、ｎＭＯＳトランジスタ２０のゲート容量値Ｃは、制御信号ＶｃｎｔがＨレベルの時にｎＭＯＳトランジスタ２０にチャネルが形成されて大きくなり、制御信号ＶｃｎｔがＬレベルの時にｎＭＯＳトランジスタ２０にチャネルが形成されずに小さくなる。
【００２９】
また、電源線３、６、９で構成される電源路の伝達関数は、電源線６が有するインダクタンス成分６ＬとｎＭＯＳトランジスタ２０のゲート容量値Ｃで決定されることになるが、ｎＭＯＳトランジスタ２０のゲート容量値は、クロックＣＫの立ち上がりタイミングに同期して大小に変化するので、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの波形は、図３Ｄに示すように、電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐよりも少し遅れた周期波形になる。
【００３０】
電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐに対する遅れ量はｎＭＯＳトランジスタ２０のゲート容量値Ｃに依存した量となるため、クロックＣＫの周期ごとに電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのピーク位置が異なることになる。
【００３１】
ここで、ｎＭＯＳトランジスタ２０のゲート容量値Ｃが小さい時に電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期ＴＩｎと、ｎＭＯＳトランジスタ２０のゲート容量値Ｃが大きい時に電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期ＴＩｎ＋１を比較すると、ＴＩｎ＞ＴＩｎ＋１となる。同様に、ＴＩｎ＝ＴＩｎ＋２＝ＴＩｎ＋４＝…＞ＴＩｎ＋１＝ＴＩｎ＋３＝…となる。
【００３２】
したがって、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形は、図３Ｅに示すように２つのピークを持つようになり、ピーク値も破線１６で示す図１３に示す電子機器の場合よりも低くなる。なお、本発明の第１実施形態の第１具体例では、可変容量素子１８としてｎＭＯＳトランジスタ２０を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００３３】
図４は本発明の第１実施形態の第２具体例を示す回路図である。図４中、２２−１、２２−２、２２−３は可変容量素子１７を構成するｎＭＯＳトランジスタであり、これらｎＭＯＳトランジスタ２２−１、２２−２、２２−３は、ともにゲートを電源線９に接続し、ドレイン及びソースを電源線１０に接続している。
【００３４】
２３は制御回路１９をなすシフタであり、クロック生成回路１３から出力されるクロックＣＫをシフトして制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３を生成し、これら制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３をそれぞれｎＭＯＳトランジスタ２２−１、２２−２、２２−３のバックゲートに与えるように構成されている。
【００３５】
図５はシフタ２３の構成を示す回路図である。図５中、２４、２５、２６は縦列接続されたＤフリップフロップ、２７はインバータであり、インバータ２７はＤフリップフロップ２６の正相出力端子ＱとＤフリップフロップ２４の入力端子Ｄとの間に接続されている。なお、Ｄフリップフロップ２４〜２６のクロック入力端子ＣＫにはクロックＣＫが与えられ、クリア端子ＣＬにはリセット信号ＲＥＳＥＴが与えられる。
【００３６】
図６は本発明の第１実施形態の第２具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３の時間軸上の電圧波形、（Ｃ）はｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成容量値Ｃ１＋Ｃ２＋Ｃ３、（Ｄ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｅ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【００３７】
本発明の第１実施形態の第２具体例を使用した場合において、クロックＣＫの１サイクル目でシフタ２３のリセットを解除すると、制御信号Ｖｃｎｔ＿１は２サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿２は３サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿３は４サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。
【００３８】
ここで、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３のゲート容量値を、それぞれ、チャネル形成時はＣ１ｏｎ、Ｃ２ｏｎ、Ｃ３ｏｎ、チャネル未形成時はＣ１ｏｆｆ、Ｃ２ｏｆｆ、Ｃ３ｏｆｆとした場合に、例えば、（Ｃ１ｏｎ−Ｃ１ｏｆｆ）：（Ｃ２ｏｎ−Ｃ２ｏｆｆ）：（Ｃ３ｏｎ−Ｃ３ｏｆｆ）＝１：２：４となるように設定する。
【００３９】
そして、Ｃ１ｏｆｆ＋Ｃ２ｏｆｆ＋Ｃ３ｏｆｆをＣｏ、Ｃ１ｏｎ−Ｃ１ｏｆｆをΔＣとすると、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３は、１サイクル目から６サイクル目にかけて、Ｃｏ、Ｃｏ＋ΔＣ、Ｃｏ＋３ΔＣ、Ｃｏ＋７ΔＣ、Ｃｏ＋６ΔＣ、Ｃｏ＋４ΔＣと変化し、７サイクル目以降は同様に変化することになる。
【００４０】
ここで、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのピークの周期は、次サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３と現サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３との差に相関する値になるので、１サイクル目から順にΔＣ、２ΔＣ、４ΔＣ、−ΔＣ、−２ΔＣ、−４ΔＣに相関する値となる。
【００４１】
したがって、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期は固定されることなく、電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形は、図６Ｅに示すように、クロックＣＫの周波数を中心とした幅広い山状になり、ピーク値も破線１６で示す図１３に示す電子機器の場合よりも低くなる。なお、本発明の第１実施形態の第２具体例では、可変容量素子１８としてｎＭＯＳトランジスタ２２−１〜２２−３を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００４２】
図７は本発明の第１実施形態の第３具体例を示す回路図である。本発明の第１実施形態の第３具体例は、制御回路１９として、図４に示す本発明の第１実施形態の第２具体例が備えるシフタ２３の代わりに、カウンタ２８を設け、その他については、図４に示す本発明の第１実施形態の第２具体例と同様に構成したものである。
【００４３】
図８はカウンタ２８の構成を示す回路図である。図８中、２９、３０はＤフリップフロップ、３１、３２はインバータである。Ｄフリップフロップ２９は、自己の正相出力端子Ｑをインバータ３１を介して自己の入力端子Ｄに接続し、クロックＣＫをクロック端子ＣＫに与えられ、クリア端子ＣＬにリセット信号ＲＥＳＥＴを与えられるように構成されている。
【００４４】
Ｄフリップフロップ３０は、クロック入力端子ＣＫをインバータ３１の出力端子に接続し、自己の正相出力端子Ｑをインバータ３２を介して自己の入力端子Ｄに接続し、クリア端子ＣＬにリセット信号ＲＥＳＥＴを与えられ、正相出力端子Ｑに制御信号Ｖｃｎｔ＿２を出力するように構成されている。
【００４５】
３３はＯＲ回路であり、Ｄフリップフロップ２９、３０の正相出力信号をＯＲ処理して制御信号Ｖｃｎｔ＿１を出力するものである。３４はＡＮＤ回路であり、Ｄフリップフロップ２９、３０の正相出力信号をＡＮＤ処理して制御信号Ｖｃｎｔ＿３を出力するものである。
【００４６】
図９は本発明の第１実施形態の第３具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３の時間軸上の電圧波形、（Ｃ）はｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成容量値Ｃ１＋Ｃ２＋Ｃ３、（Ｄ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｅ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【００４７】
本発明の第１実施形態の第３具体例を使用した場合において、クロックＣＫの１サイクル目でカウンタ２８のリセットを解除すると、制御信号Ｖｃｎｔ＿１は２サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿２は３サイクル目からＨレベルが２サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿３は４サイクル目からＨレベルが１サイクル続いた後にＬレベルになる。５サイクル目からは、この繰り返しである。
【００４８】
ここで、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３のゲート容量値を第２具体例の場合と同様に設定すると、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３は、１サイクル目から４サイクル目にかけて、Ｃｏ、Ｃｏ＋ΔＣ、Ｃｏ＋３ΔＣ、Ｃｏ＋７ΔＣと変化し、５サイクル目以降は同様に変化する。
【００４９】
ここで、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのピークの周期は、次サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３と現サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３との差に相関する値になるので、１サイクル目から順にΔＣ、２ΔＣ、４ΔＣ、−７ΔＣに相関する値となる。
【００５０】
したがって、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期は固定されることなく、電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形は、図８Ｅに示すように、クロックＣＫの周波数を中心とした幅広い山状になり、ピーク値も破線１６で示す図１３に示す電子機器の場合よりも低くなる。なお、本発明の第１実施形態の第３具体例では、可変容量素子１８としてｎＭＯＳトランジスタ２２−１〜２２−３を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００５１】
図１０は本発明の第１実施形態の第４具体例を示す回路図である。図１０中、３５は可変容量素子１８をなすｎＭＯＳトランジスタであり、ゲートを電源線９に接続し、ドレイン及びソースを電源線１０に接続している。
【００５２】
３６は制御回路１９をなすアナログ電圧発生回路であり、３７は図４（図５）に示すシフタ２３と同一構成のシフタ、３８はシフタ３７から出力される制御信号Ｖｃｎｔ＿１〜Ｖｃｎｔ＿３を３ビットのデジタル信号としてアナログ信号に変換するデジタル／アナログ変換回路である。デタタル／アナログ変換回路３８から出力されるアナログ信号は制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ３５のバックゲートに与えられる。
【００５３】
デジタル／アナログ変換回路３８において、３９〜４２は電源線９、１０間に直列接続された抵抗、４３〜４５はｎＭＯＳトランジスタである。これらｎＭＯトランジスタ４３〜４５は、それぞれ抵抗４０〜４２に並列接続され、制御信号Ｖｃｎｔ＿１〜Ｖｃｎｔ＿３によりＯＮ、ＯＦＦが制御されるようにされている。
【００５４】
このように構成された本発明の第１実施形態の第４具体例によれば、ｎＭＯＳトランジスタ３５のゲート容量値変化を離散度の小さいものとすることができるので、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形をクロックＣＫの周波数を中心とした幅広い山状にし、ピーク値も図１３に示す電子機器の場合よりも低くすることができる。なお、本発明の第１実施形態の第４具体例では、可変容量素子１８としてｎＭＯＳトランジスタ３５を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００５５】
以上のように、本発明の第１実施形態によれば、動作の高速化及び回路の簡易化を図るために周期固定のクロックＣＫを使用する場合であっても、電源線３、６、９で構成される電源路の伝達関数をクロックＣＫに同期させて変化させることができるので、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのクロック周波数付近の成分を小さくすることができる。したがって、電源線３をアンテナとして輻射される不要電磁波を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができる。
【００５６】
（本発明の第２実施形態・・図１１、図１２）
図１１は本発明の第２実施形態を使用した電子機器の一例の一部分を示す回路図である。図１１に示す電子機器は、図１３に示す半導体チップ８の代わりに、本発明の第２実施形態を搭載した半導体チップ４６を使用し、その他については、図１３に示す電子機器と同様に構成したものである。
【００５７】
本発明の第２実施形態は、電源線９、１０間に可変抵抗素子４７と固定容量素子４８を直列に接続すると共に、クロックＣＫに同期して可変抵抗素子４７の抵抗値を変化させるように可変抵抗素子４７を制御する制御回路４９を設け、その他については、図１３に示す半導体チップ８が搭載する半導体集積回路と同様に構成したものである。
【００５８】
図１２は本発明の第２実施形態の具体例を示す回路図である。図１２中、５０は可変抵抗素子４７をなすｎＭＯＳトランジスタ、５１は固定容量素子４８をなすｎＭＯＳトランジスタ、５２は制御回路４９をなす１／２分周回路である。１／２分周回路５２は、クロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ５０のゲートに供給するように構成されている。
【００５９】
ｎＭＯＳトランジスタ５０は、ドレインを電源線９に接続し、ソースをｎＭＯＳトランジスタ５１のゲートに接続し、バックゲートを電源線１０に接続している。ｎＭＯＳトランジスタ５１は、ドレイン、ソース及びバックゲートを電源線１０に接続している。
【００６０】
本発明の第２実施形態によれば、１／２分周回路５２は、クロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ５０のゲートに供給するように構成されているので、ｎＭＯＳトランジスタ５０のゲートには、クロックＣＫの各周期ごとにＨレベル電圧とＬレベル電圧とが繰り返し供給され、ｎＭＯＳトランジスタ５０のドレイン・ソース間は、低抵抗状態と高抵抗状態を繰り返すことになる。この結果、電源線３、６、９で構成される電源路の伝達関数をクロックＣＫに同期させて変化させることができる。
【００６１】
したがって、動作の高速化及び回路の簡易化を図るために周期固定のクロックＣＫを使用する場合であっても、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのクロック周波数付近の成分を小さくすることができるので、電源線３をアンテナとして輻射される不要電磁波を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができる。なお、制御回路４９として、図１０に示すアナログ電圧発生回路３６を使用することができ、このようにする場合には、可変抵抗素子４７のより細かい制御が可能となる。
【００６２】
ここで、本発明を整理すると、本発明には、以下に記述する半導体集積回路が含まれる。
【００６３】
（付記１）クロックに同期して動作する内部回路を有する半導体集積回路であって、前記内部回路を駆動するための第１、第２の電源線間に接続された可変容量素子と、前記可変容量素子の容量値が前記クロックに同期して変化するように前記可変容量素子を制御する制御回路を有することを特徴とする半導体集積回路。
【００６４】
（付記２）前記可変容量素子は、ゲートを前記第１の電源線に接続し、ドレイン及びソースを前記第２の電源線に接続したトランジスタで構成され、前記制御回路は、前記クロックに同期して電圧値が変化する信号を制御信号として前記トランジスタのバックゲートに与えるものであることを特徴とする付記１記載の半導体集積回路。
【００６５】
（付記３）前記制御回路は、前記クロックを１／２に分周した信号を制御信号として出力する分周回路からなることを特徴とする付記２記載の半導体集積回路。
【００６６】
（付記４）前記制御回路は、前記可変容量素子の容量値変化が同一とならないように電圧値が３値以上に変化する信号を制御信号として出力するものであることを特徴とする付記２記載の半導体集積回路。
【００６７】
（付記５）前記可変容量素子は、ゲートを前記第１の電源線に接続し、ドレイン及びソースを前記第２の電源線に接続し、ゲート容量値を異にする複数のトランジスタで構成され、前記制御回路は、前記複数のトランジスタのバックゲートのそれぞれにクロックサイクル毎にいずれかの電圧値が変化するような制御信号を与えることを特徴とする付記１記載の半導体集積回路。
【００６８】
（付記６）前記制御回路は、前記クロックを入力信号とするシフタで構成されていることを特徴とする付記５記載の半導体集積回路。
【００６９】
（付記７）前記制御回路は、前記クロックをカウントするカウンタで構成されていることを特徴とする付記５記載の半導体集積回路。
【００７０】
（付記８）クロックに同期して動作する内部回路を有する半導体集積回路であって、前記内部回路を駆動するための第１、第２の電源線間に直列接続された可変抵抗素子及び固定容量素子と、前記可変抵抗素子の抵抗値が前記クロックに同期して変化するように前記可変抵抗素子を制御する制御回路を有することを特徴とする半導体集積回路。
【００７１】
（付記９）可変抵抗素子として、ゲートに前記制御回路からの制御信号が与えられるトランジスタを用い、前記制御回路は、前記クロックに同期して電圧値が変化する信号を制御信号として出力するものであることを特徴とする付記８記載の半導体集積回路。
【００７２】
（付記１０）前記制御回路は、前記クロックを１／２に分周した信号を制御信号として出力する分周回路からなることを特徴とする付記９記載の半導体集積回路。
【００７３】
（付記１１）前記制御回路は、電圧値が３値以上に変化する信号を制御信号として出力するものであることを特徴とする付記９記載の半導体集積回路。
【００７４】
【発明の効果】
以上のように、本発明によれば、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、第１、第２の電源線と外部電源線で構成される電源路の伝達関数をクロックに同期させて変化させることができ、外部電源線に流れる電流のクロック周波数付近の成分を小さくすることができるので、外部電源線をアンテナとして輻射される不要電磁波を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を使用した電子機器の一例の一部分を示す回路図である。
【図２】本発明の第１実施形態の第１具体例を示す回路図である。
【図３】本発明の第１実施形態の第１具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図である。
【図４】本発明の第１実施形態の第２具体例を示す回路図である。
【図５】本発明の第１実施形態の第２具体例が備えるシフタの構成を示す回路図である。
【図６】本発明の第１実施形態の第２具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図である。
【図７】本発明の第１実施形態の第３具体例を示す回路図である。
【図８】本発明の第１実施形態の第３具体例が備えるカウンタの構成を示す回路図である。
【図９】本発明の第１実施形態の第３具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図である。
【図１０】本発明の第１実施形態の第４具体例を示す回路図である。
【図１１】本発明の第２実施形態を使用した電子機器の一例の一部分を示す回路図である。
【図１２】本発明の第２実施形態の具体例を示す回路図である。
【図１３】従来の電子機器の一例の一部分を示す回路図である。
【図１４】図１３に示す電子機器から輻射される不要電磁波を説明するための図である。
【図１５】スペクトラム拡散クロックを使用する電子機器の一例の一部分を示す回路図である。
【図１６】図１５に示す電子機器から輻射される不要電磁波を説明するための図である。
【符号の説明】
１…ボード
２…電源ユニット
３、４…電源線
５…半導体パッケージ
６、７…電源線
６Ｌ、７Ｌ…インダクタンス成分
８…半導体チップ
９、１０…電源線
１１…固定容量素子
１２…内部回路
１３…クロック生成回路
１４…スペクトラム拡散クロック生成回路
１５…半導体チップ
１７…半導体チップ
１８…可変容量素子
１９…制御回路
２１…１／２分周回路
２３…シフタ
２８…カウンタ
３６…アナログ電圧発生回路
３７…シフタ
３８…デジタル／アナログ変換回路
３９〜４２…抵抗
４６…半導体チップ
４７…可変抵抗素子
４８…固定容量素子
４９…制御回路
５２…１／２分周回路
【発明の属する技術分野】
本発明は、クロックに同期して動作を行う内部回路を備える半導体集積回路に関する。
【０００２】
【従来の技術】
図１３は従来の電子機器の一例の一部分を示す回路図である。図１３中、１はボード、２はボード１に実装された電源ユニット、３、４はボード１が有する電源線、５はボード１に実装された半導体パッケージ、６、７は半導体パッケージ５が有する電源線、６Ｌ、７Ｌはそれぞれ電源線６、７が有するインダクタンス成分である。
【０００３】
８は半導体パッケージ５に内蔵された半導体チップ、９、１０は半導体チップ８が有する電源線、１１は電源線９、１０間に接続された固定容量素子、１２はクロックの立ち上がりタイミングに同期して動作する内部回路であり、内部回路１２には電源線９、１０を介して電源電圧が供給される。１３は内部回路１２に与えるクロックＣＫを生成するクロック生成回路である。
【０００４】
図１４は図１３に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐの時間軸上の波形（三角波に近似している）、（Ｃ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形（三角波に近似している）、（Ｄ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【０００５】
ここで、内部回路１２は、クロックＣＫの立ち上がりタイミングに同期して動作するので、電源線９、３に流れる電流Ｉｖｄ＿ｃｈｉｐ、Ｉｖｄ＿ｂｏａｒｄは、クロックＣＫの立ち上がりの直後にピークを持ち、クロックＣＫと同一周期の波形になる。このため、電源線３がアンテナとなってクロックＣＫの周波数及びその高調波成分を周波数成分とする電磁波が輻射される。
【０００６】
この不要輻射電磁波は、システム上の装置に電磁波障害（ＥＭＩ）を引き起こすおそれがある。そこで従来、電磁波輻射抑制方法として、クロックＣＫに変調をかけてスペクトラム拡散させてなるスペクトラム拡散クロックを使用することにより、ボード１上の電源線３を流れる電流Ｉｖｄ＿ｂｏａｒｄの周波数成分を拡散させる方法が提案されている（例えば、特許文献１〜４参照）。
【０００７】
図１５はスペクトラム拡散クロックを使用する電子機器の一例の一部分を示す回路図である。図１５に示す電子機器は、図１３に示す半導体チップ８の代わりに、スペクトラム拡散クロック生成回路１４を搭載した半導体チップ１５を使用し、その他については、図１３に示す従来の電子機器と同様に構成したものである。
【０００８】
図１６は図１５に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はスペクトラム拡散クロック生成回路１４から出力されるスペクトラム拡散クロックＳ＿ＣＫの時間軸上の電圧波形、（Ｂ）は電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐの時間軸上の波形、（Ｃ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｄ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【０００９】
図１５に示す電子機器では、内部回路１２は、スペクトラム拡散クロックＳ＿ＣＫの立ち上がりタイミングに同期して動作することになるので、電源線９、３に流れる電流Ｉｖｄ＿ｃｈｉｐ、Ｉｖｄ＿ｂｏａｒｄは、スペクトラム拡散クロックＳ＿ＣＫの立ち上がりの直後にピークを持ち、スペクトラム拡散クロックＳ＿ＣＫに同期した波形となる。
【００１０】
ここで、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄを周波数軸上にプロットすると、図１６Ｄに示すように、ある程度広がりを持ち、ピークも低く抑えられたプロファイルとなる。これに対して、図１３に示す電子機器の場合は、破線１６で示すようにクロックＣＫの周波数近傍に急峻なピークを持つことになる。したがって、図１５に示す電子機器では、ボード１からの電磁波輻射が抑えられる。
【００１１】
その他の電磁波輻射抑制方法として、例えば、半導体チップの外部電源端子と外部接地端子との間に容量の大きな固定容量素子を接続する方法が提案されている（例えば、特許文献５参照）。
【００１２】
【特許文献１】特開平９−２８９５２７号公報
【特許文献２】特開平９−９８１５２号公報
【特許文献３】特開平１１−１５５５０号公報
【特許文献４】特開２００１−１４０５６号公報
【特許文献５】特開平５−２６７５５７号公報
【００１３】
【発明が解決しようとする課題】
図１５に示す電子機器では、スペクトラム拡散クロックＳ＿ＣＫは、例えば、１０ＫＨｚ程度の周波数で変調されるが、周期が最も短くなったときでも、内部回路１２が正常に動作しなければならない。このためには、スペクトラム拡散クロックＳ＿ＣＫの最大周波数は、内部回路１２の最高動作周波数以下としなければならない。この結果、スペクトラム拡散クロックＳ＿ＣＫの長時間での平均周波数は、内部回路１２の最高動作周波数よりも必ず低くなる。これは、内部回路１２の処理速度の低下を招いてしまう。
【００１４】
また、異なる変調回路から出力されるスペクトラム拡散クロックで動作する内部回路間でのデータ転送には、変調回路間で同期を取る仕組みを設けるか（特許文献２参照）、一旦、非同期回路部分を経由するようにしなければならない（特許文献４参照）。スペクトラム拡散クロックで動作する内部回路と周期固定のクロックで動作する内部回路との間のデータ転送を行う場合でも、非同期回路部分が必要となる。したがって、動作の高速化及び回路の簡易化を図るためには、周期固定のクロックを使用することが好適と言える。
【００１５】
また、半導体チップの外部電源端子と外部接地端子との間に容量の大きな固定容量素子を接続することによって電磁波輻射を抑制する方法（特許文献５参照）は、半導体パッケージが大きくなると共に、製造工程の追加や変更が必要になるという問題点を有している。
【００１６】
本発明は、かかる点に鑑み、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、電磁波輻射を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができるようにした半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明中、第１の発明は、クロックに同期して動作する内部回路を有する半導体集積回路であって、内部回路を駆動するための第１、第２の電源線間に接続された可変容量素子と、可変容量素子の容量値がクロックに同期して変化するように可変容量素子を制御する制御回路を有する、というものである。
【００１８】
第１の発明によれば、可変容量素子の容量値をクロックに同期して変化させることができるので、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、第１、第２の電源線と外部電源線で構成される電源路の伝達関数をクロックに同期させて変化させることができ、外部電源線に流れる電流のクロック周波数付近の成分を小さくすることができる。この結果、外部電源線をアンテナとして輻射される不要電磁波を抑制することができる。
【００１９】
本発明中、第２の発明は、クロックに同期して動作する内部回路を有する半導体集積回路であって、内部回路を駆動するための第１、第２の電源線間に直列接続された可変抵抗素子及び固定容量素子と、可変抵抗素子の抵抗値がクロックに同期して変化するように可変抵抗素子を制御する制御回路を有する、というものである。
【００２０】
第２の発明によれば、可変抵抗素子の抵抗値をクロックに同期して変化させることができるので、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、第１、第２の電源線と外部電源線で構成される電源路の伝達関数をクロックに同期させて変化させることができ、外部電源線に流れる電流のクロック周波数付近の成分を小さくすることができる。この結果、外部電源線をアンテナとして輻射される不要電磁波を抑制することができる。
【００２１】
【発明の実施の形態】
以下、図１〜図１２を参照して、本発明の第１実施形態及び第２実施形態について説明する。なお、図１、図２、図４、図７及び図１０〜図１２において、図１３に対応する部分には同一符号を付し、その重複説明は省略する。
【００２２】
（本発明の第１実施形態・・図１〜図１０）
図１は本発明の第１実施形態を使用した電子機器の一例の一部分を示す回路図である。図１に示す電子機器は、図１３に示す半導体チップ８の代わりに、本発明の第１実施形態を搭載した半導体チップ１７を使用し、その他については、図１３に示す電子機器と同様に構成したものである。
【００２３】
本発明の第１実施形態は、図１３に示す固定容量素子１１の代わりに、可変容量素子１８を設けると共に、クロックＣＫに同期して可変容量素子１８の容量値を変化させるように可変容量素子１８を制御する制御回路１９を設け、その他については、図１３に示す半導体チップ８が搭載する半導体集積回路と同様に構成したものである。
【００２４】
図２は本発明の第１実施形態の第１具体例を示す回路図である。図２中、２０は可変容量素子１８をなすｎＭＯＳトランジスタであり、ゲートを電源線９に接続し、ドレイン及びソースを電源線１０に接続している。２１は制御回路１９をなす１／２分周回路であり、クロック生成回路１３から出力されるクロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ２０のバックゲートに与えるものである。
【００２５】
図３は本発明の第１実施形態の第１具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐの時間軸上の波形、（Ｃ）はｎＭＯＳトランジスタ２０のゲート容量値Ｃの時間変化、（Ｄ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｅ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【００２６】
ここで、内部回路１２は、クロックＣＫの立ち上がりタイミングに同期して動作するので、電源線３に流れる電流Ｉｖｄ＿ｃｈｉｐは、クロックＣＫの立ち上がりの直後にピークを持ち、クロックＣＫと同一周期の波形になる。
【００２７】
また、１／２分周回路２１は、クロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ２０のバックゲートに供給するので、ｎＭＯＳトランジスタ２０のゲート容量は、クロックＣＫの１周期ごとに容量値Ｃが大小に変化することになる。
【００２８】
なお、ｎＭＯＳトランジスタ２０のゲート容量値Ｃは、ｎＭＯＳトランジスタ２０にチャネルが形成されている時の方がチャネルが形成されていない時よりも大きい。本例の場合、ｎＭＯＳトランジスタ２０のゲート容量値Ｃは、制御信号ＶｃｎｔがＨレベルの時にｎＭＯＳトランジスタ２０にチャネルが形成されて大きくなり、制御信号ＶｃｎｔがＬレベルの時にｎＭＯＳトランジスタ２０にチャネルが形成されずに小さくなる。
【００２９】
また、電源線３、６、９で構成される電源路の伝達関数は、電源線６が有するインダクタンス成分６ＬとｎＭＯＳトランジスタ２０のゲート容量値Ｃで決定されることになるが、ｎＭＯＳトランジスタ２０のゲート容量値は、クロックＣＫの立ち上がりタイミングに同期して大小に変化するので、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの波形は、図３Ｄに示すように、電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐよりも少し遅れた周期波形になる。
【００３０】
電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの電源線９に流れる電流Ｉｖｄ＿ｃｈｉｐに対する遅れ量はｎＭＯＳトランジスタ２０のゲート容量値Ｃに依存した量となるため、クロックＣＫの周期ごとに電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのピーク位置が異なることになる。
【００３１】
ここで、ｎＭＯＳトランジスタ２０のゲート容量値Ｃが小さい時に電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期ＴＩｎと、ｎＭＯＳトランジスタ２０のゲート容量値Ｃが大きい時に電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期ＴＩｎ＋１を比較すると、ＴＩｎ＞ＴＩｎ＋１となる。同様に、ＴＩｎ＝ＴＩｎ＋２＝ＴＩｎ＋４＝…＞ＴＩｎ＋１＝ＴＩｎ＋３＝…となる。
【００３２】
したがって、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形は、図３Ｅに示すように２つのピークを持つようになり、ピーク値も破線１６で示す図１３に示す電子機器の場合よりも低くなる。なお、本発明の第１実施形態の第１具体例では、可変容量素子１８としてｎＭＯＳトランジスタ２０を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００３３】
図４は本発明の第１実施形態の第２具体例を示す回路図である。図４中、２２−１、２２−２、２２−３は可変容量素子１７を構成するｎＭＯＳトランジスタであり、これらｎＭＯＳトランジスタ２２−１、２２−２、２２−３は、ともにゲートを電源線９に接続し、ドレイン及びソースを電源線１０に接続している。
【００３４】
２３は制御回路１９をなすシフタであり、クロック生成回路１３から出力されるクロックＣＫをシフトして制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３を生成し、これら制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３をそれぞれｎＭＯＳトランジスタ２２−１、２２−２、２２−３のバックゲートに与えるように構成されている。
【００３５】
図５はシフタ２３の構成を示す回路図である。図５中、２４、２５、２６は縦列接続されたＤフリップフロップ、２７はインバータであり、インバータ２７はＤフリップフロップ２６の正相出力端子ＱとＤフリップフロップ２４の入力端子Ｄとの間に接続されている。なお、Ｄフリップフロップ２４〜２６のクロック入力端子ＣＫにはクロックＣＫが与えられ、クリア端子ＣＬにはリセット信号ＲＥＳＥＴが与えられる。
【００３６】
図６は本発明の第１実施形態の第２具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３の時間軸上の電圧波形、（Ｃ）はｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成容量値Ｃ１＋Ｃ２＋Ｃ３、（Ｄ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｅ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【００３７】
本発明の第１実施形態の第２具体例を使用した場合において、クロックＣＫの１サイクル目でシフタ２３のリセットを解除すると、制御信号Ｖｃｎｔ＿１は２サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿２は３サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿３は４サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。
【００３８】
ここで、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３のゲート容量値を、それぞれ、チャネル形成時はＣ１ｏｎ、Ｃ２ｏｎ、Ｃ３ｏｎ、チャネル未形成時はＣ１ｏｆｆ、Ｃ２ｏｆｆ、Ｃ３ｏｆｆとした場合に、例えば、（Ｃ１ｏｎ−Ｃ１ｏｆｆ）：（Ｃ２ｏｎ−Ｃ２ｏｆｆ）：（Ｃ３ｏｎ−Ｃ３ｏｆｆ）＝１：２：４となるように設定する。
【００３９】
そして、Ｃ１ｏｆｆ＋Ｃ２ｏｆｆ＋Ｃ３ｏｆｆをＣｏ、Ｃ１ｏｎ−Ｃ１ｏｆｆをΔＣとすると、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３は、１サイクル目から６サイクル目にかけて、Ｃｏ、Ｃｏ＋ΔＣ、Ｃｏ＋３ΔＣ、Ｃｏ＋７ΔＣ、Ｃｏ＋６ΔＣ、Ｃｏ＋４ΔＣと変化し、７サイクル目以降は同様に変化することになる。
【００４０】
ここで、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのピークの周期は、次サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３と現サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３との差に相関する値になるので、１サイクル目から順にΔＣ、２ΔＣ、４ΔＣ、−ΔＣ、−２ΔＣ、−４ΔＣに相関する値となる。
【００４１】
したがって、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期は固定されることなく、電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形は、図６Ｅに示すように、クロックＣＫの周波数を中心とした幅広い山状になり、ピーク値も破線１６で示す図１３に示す電子機器の場合よりも低くなる。なお、本発明の第１実施形態の第２具体例では、可変容量素子１８としてｎＭＯＳトランジスタ２２−１〜２２−３を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００４２】
図７は本発明の第１実施形態の第３具体例を示す回路図である。本発明の第１実施形態の第３具体例は、制御回路１９として、図４に示す本発明の第１実施形態の第２具体例が備えるシフタ２３の代わりに、カウンタ２８を設け、その他については、図４に示す本発明の第１実施形態の第２具体例と同様に構成したものである。
【００４３】
図８はカウンタ２８の構成を示す回路図である。図８中、２９、３０はＤフリップフロップ、３１、３２はインバータである。Ｄフリップフロップ２９は、自己の正相出力端子Ｑをインバータ３１を介して自己の入力端子Ｄに接続し、クロックＣＫをクロック端子ＣＫに与えられ、クリア端子ＣＬにリセット信号ＲＥＳＥＴを与えられるように構成されている。
【００４４】
Ｄフリップフロップ３０は、クロック入力端子ＣＫをインバータ３１の出力端子に接続し、自己の正相出力端子Ｑをインバータ３２を介して自己の入力端子Ｄに接続し、クリア端子ＣＬにリセット信号ＲＥＳＥＴを与えられ、正相出力端子Ｑに制御信号Ｖｃｎｔ＿２を出力するように構成されている。
【００４５】
３３はＯＲ回路であり、Ｄフリップフロップ２９、３０の正相出力信号をＯＲ処理して制御信号Ｖｃｎｔ＿１を出力するものである。３４はＡＮＤ回路であり、Ｄフリップフロップ２９、３０の正相出力信号をＡＮＤ処理して制御信号Ｖｃｎｔ＿３を出力するものである。
【００４６】
図９は本発明の第１実施形態の第３具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図であり、（Ａ）はクロックＣＫの時間軸上の電圧波形、（Ｂ）は制御信号Ｖｃｎｔ＿１、Ｖｃｎｔ＿２、Ｖｃｎｔ＿３の時間軸上の電圧波形、（Ｃ）はｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成容量値Ｃ１＋Ｃ２＋Ｃ３、（Ｄ）は電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの時間軸上の波形、（Ｅ）は電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形を示している。
【００４７】
本発明の第１実施形態の第３具体例を使用した場合において、クロックＣＫの１サイクル目でカウンタ２８のリセットを解除すると、制御信号Ｖｃｎｔ＿１は２サイクル目からＨレベルが３サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿２は３サイクル目からＨレベルが２サイクル続いた後にＬレベルになる。制御信号Ｖｃｎｔ＿３は４サイクル目からＨレベルが１サイクル続いた後にＬレベルになる。５サイクル目からは、この繰り返しである。
【００４８】
ここで、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３のゲート容量値を第２具体例の場合と同様に設定すると、ｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３は、１サイクル目から４サイクル目にかけて、Ｃｏ、Ｃｏ＋ΔＣ、Ｃｏ＋３ΔＣ、Ｃｏ＋７ΔＣと変化し、５サイクル目以降は同様に変化する。
【００４９】
ここで、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのピークの周期は、次サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３と現サイクルにおけるｎＭＯＳトランジスタ２２−１、２２−２、２２−３の合成ゲート容量値Ｃ１＋Ｃ２＋Ｃ３との差に相関する値になるので、１サイクル目から順にΔＣ、２ΔＣ、４ΔＣ、−７ΔＣに相関する値となる。
【００５０】
したがって、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周期は固定されることなく、電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形は、図８Ｅに示すように、クロックＣＫの周波数を中心とした幅広い山状になり、ピーク値も破線１６で示す図１３に示す電子機器の場合よりも低くなる。なお、本発明の第１実施形態の第３具体例では、可変容量素子１８としてｎＭＯＳトランジスタ２２−１〜２２−３を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００５１】
図１０は本発明の第１実施形態の第４具体例を示す回路図である。図１０中、３５は可変容量素子１８をなすｎＭＯＳトランジスタであり、ゲートを電源線９に接続し、ドレイン及びソースを電源線１０に接続している。
【００５２】
３６は制御回路１９をなすアナログ電圧発生回路であり、３７は図４（図５）に示すシフタ２３と同一構成のシフタ、３８はシフタ３７から出力される制御信号Ｖｃｎｔ＿１〜Ｖｃｎｔ＿３を３ビットのデジタル信号としてアナログ信号に変換するデジタル／アナログ変換回路である。デタタル／アナログ変換回路３８から出力されるアナログ信号は制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ３５のバックゲートに与えられる。
【００５３】
デジタル／アナログ変換回路３８において、３９〜４２は電源線９、１０間に直列接続された抵抗、４３〜４５はｎＭＯＳトランジスタである。これらｎＭＯトランジスタ４３〜４５は、それぞれ抵抗４０〜４２に並列接続され、制御信号Ｖｃｎｔ＿１〜Ｖｃｎｔ＿３によりＯＮ、ＯＦＦが制御されるようにされている。
【００５４】
このように構成された本発明の第１実施形態の第４具体例によれば、ｎＭＯＳトランジスタ３５のゲート容量値変化を離散度の小さいものとすることができるので、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄの周波数軸上の波形をクロックＣＫの周波数を中心とした幅広い山状にし、ピーク値も図１３に示す電子機器の場合よりも低くすることができる。なお、本発明の第１実施形態の第４具体例では、可変容量素子１８としてｎＭＯＳトランジスタ３５を使用しているが、ｐＭＯＳトランジスタを使用することもできる。
【００５５】
以上のように、本発明の第１実施形態によれば、動作の高速化及び回路の簡易化を図るために周期固定のクロックＣＫを使用する場合であっても、電源線３、６、９で構成される電源路の伝達関数をクロックＣＫに同期させて変化させることができるので、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのクロック周波数付近の成分を小さくすることができる。したがって、電源線３をアンテナとして輻射される不要電磁波を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができる。
【００５６】
（本発明の第２実施形態・・図１１、図１２）
図１１は本発明の第２実施形態を使用した電子機器の一例の一部分を示す回路図である。図１１に示す電子機器は、図１３に示す半導体チップ８の代わりに、本発明の第２実施形態を搭載した半導体チップ４６を使用し、その他については、図１３に示す電子機器と同様に構成したものである。
【００５７】
本発明の第２実施形態は、電源線９、１０間に可変抵抗素子４７と固定容量素子４８を直列に接続すると共に、クロックＣＫに同期して可変抵抗素子４７の抵抗値を変化させるように可変抵抗素子４７を制御する制御回路４９を設け、その他については、図１３に示す半導体チップ８が搭載する半導体集積回路と同様に構成したものである。
【００５８】
図１２は本発明の第２実施形態の具体例を示す回路図である。図１２中、５０は可変抵抗素子４７をなすｎＭＯＳトランジスタ、５１は固定容量素子４８をなすｎＭＯＳトランジスタ、５２は制御回路４９をなす１／２分周回路である。１／２分周回路５２は、クロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ５０のゲートに供給するように構成されている。
【００５９】
ｎＭＯＳトランジスタ５０は、ドレインを電源線９に接続し、ソースをｎＭＯＳトランジスタ５１のゲートに接続し、バックゲートを電源線１０に接続している。ｎＭＯＳトランジスタ５１は、ドレイン、ソース及びバックゲートを電源線１０に接続している。
【００６０】
本発明の第２実施形態によれば、１／２分周回路５２は、クロックＣＫを１／２に分周してなる信号を制御信号ＶｃｎｔとしてｎＭＯＳトランジスタ５０のゲートに供給するように構成されているので、ｎＭＯＳトランジスタ５０のゲートには、クロックＣＫの各周期ごとにＨレベル電圧とＬレベル電圧とが繰り返し供給され、ｎＭＯＳトランジスタ５０のドレイン・ソース間は、低抵抗状態と高抵抗状態を繰り返すことになる。この結果、電源線３、６、９で構成される電源路の伝達関数をクロックＣＫに同期させて変化させることができる。
【００６１】
したがって、動作の高速化及び回路の簡易化を図るために周期固定のクロックＣＫを使用する場合であっても、電源線３に流れる電流Ｉｖｄ＿ｂｏａｒｄのクロック周波数付近の成分を小さくすることができるので、電源線３をアンテナとして輻射される不要電磁波を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができる。なお、制御回路４９として、図１０に示すアナログ電圧発生回路３６を使用することができ、このようにする場合には、可変抵抗素子４７のより細かい制御が可能となる。
【００６２】
ここで、本発明を整理すると、本発明には、以下に記述する半導体集積回路が含まれる。
【００６３】
（付記１）クロックに同期して動作する内部回路を有する半導体集積回路であって、前記内部回路を駆動するための第１、第２の電源線間に接続された可変容量素子と、前記可変容量素子の容量値が前記クロックに同期して変化するように前記可変容量素子を制御する制御回路を有することを特徴とする半導体集積回路。
【００６４】
（付記２）前記可変容量素子は、ゲートを前記第１の電源線に接続し、ドレイン及びソースを前記第２の電源線に接続したトランジスタで構成され、前記制御回路は、前記クロックに同期して電圧値が変化する信号を制御信号として前記トランジスタのバックゲートに与えるものであることを特徴とする付記１記載の半導体集積回路。
【００６５】
（付記３）前記制御回路は、前記クロックを１／２に分周した信号を制御信号として出力する分周回路からなることを特徴とする付記２記載の半導体集積回路。
【００６６】
（付記４）前記制御回路は、前記可変容量素子の容量値変化が同一とならないように電圧値が３値以上に変化する信号を制御信号として出力するものであることを特徴とする付記２記載の半導体集積回路。
【００６７】
（付記５）前記可変容量素子は、ゲートを前記第１の電源線に接続し、ドレイン及びソースを前記第２の電源線に接続し、ゲート容量値を異にする複数のトランジスタで構成され、前記制御回路は、前記複数のトランジスタのバックゲートのそれぞれにクロックサイクル毎にいずれかの電圧値が変化するような制御信号を与えることを特徴とする付記１記載の半導体集積回路。
【００６８】
（付記６）前記制御回路は、前記クロックを入力信号とするシフタで構成されていることを特徴とする付記５記載の半導体集積回路。
【００６９】
（付記７）前記制御回路は、前記クロックをカウントするカウンタで構成されていることを特徴とする付記５記載の半導体集積回路。
【００７０】
（付記８）クロックに同期して動作する内部回路を有する半導体集積回路であって、前記内部回路を駆動するための第１、第２の電源線間に直列接続された可変抵抗素子及び固定容量素子と、前記可変抵抗素子の抵抗値が前記クロックに同期して変化するように前記可変抵抗素子を制御する制御回路を有することを特徴とする半導体集積回路。
【００７１】
（付記９）可変抵抗素子として、ゲートに前記制御回路からの制御信号が与えられるトランジスタを用い、前記制御回路は、前記クロックに同期して電圧値が変化する信号を制御信号として出力するものであることを特徴とする付記８記載の半導体集積回路。
【００７２】
（付記１０）前記制御回路は、前記クロックを１／２に分周した信号を制御信号として出力する分周回路からなることを特徴とする付記９記載の半導体集積回路。
【００７３】
（付記１１）前記制御回路は、電圧値が３値以上に変化する信号を制御信号として出力するものであることを特徴とする付記９記載の半導体集積回路。
【００７４】
【発明の効果】
以上のように、本発明によれば、動作の高速化及び回路の簡易化を図るために周期固定のクロックを使用する場合であっても、第１、第２の電源線と外部電源線で構成される電源路の伝達関数をクロックに同期させて変化させることができ、外部電源線に流れる電流のクロック周波数付近の成分を小さくすることができるので、外部電源線をアンテナとして輻射される不要電磁波を抑制し、電磁波輻射の影響を与えにくい電子機器を構成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を使用した電子機器の一例の一部分を示す回路図である。
【図２】本発明の第１実施形態の第１具体例を示す回路図である。
【図３】本発明の第１実施形態の第１具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図である。
【図４】本発明の第１実施形態の第２具体例を示す回路図である。
【図５】本発明の第１実施形態の第２具体例が備えるシフタの構成を示す回路図である。
【図６】本発明の第１実施形態の第２具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図である。
【図７】本発明の第１実施形態の第３具体例を示す回路図である。
【図８】本発明の第１実施形態の第３具体例が備えるカウンタの構成を示す回路図である。
【図９】本発明の第１実施形態の第３具体例を使用した場合に図１に示す電子機器から輻射される不要電磁波を説明するための図である。
【図１０】本発明の第１実施形態の第４具体例を示す回路図である。
【図１１】本発明の第２実施形態を使用した電子機器の一例の一部分を示す回路図である。
【図１２】本発明の第２実施形態の具体例を示す回路図である。
【図１３】従来の電子機器の一例の一部分を示す回路図である。
【図１４】図１３に示す電子機器から輻射される不要電磁波を説明するための図である。
【図１５】スペクトラム拡散クロックを使用する電子機器の一例の一部分を示す回路図である。
【図１６】図１５に示す電子機器から輻射される不要電磁波を説明するための図である。
【符号の説明】
１…ボード
２…電源ユニット
３、４…電源線
５…半導体パッケージ
６、７…電源線
６Ｌ、７Ｌ…インダクタンス成分
８…半導体チップ
９、１０…電源線
１１…固定容量素子
１２…内部回路
１３…クロック生成回路
１４…スペクトラム拡散クロック生成回路
１５…半導体チップ
１７…半導体チップ
１８…可変容量素子
１９…制御回路
２１…１／２分周回路
２３…シフタ
２８…カウンタ
３６…アナログ電圧発生回路
３７…シフタ
３８…デジタル／アナログ変換回路
３９〜４２…抵抗
４６…半導体チップ
４７…可変抵抗素子
４８…固定容量素子
４９…制御回路
５２…１／２分周回路
Claims (5)
- クロックに同期して動作する内部回路を有する半導体集積回路であって、
前記内部回路を駆動するための第１、第２の電源線間に接続された可変容量素子と、前記可変容量素子の容量値が前記クロックに同期して変化するように前記可変容量素子を制御する制御回路を有することを特徴とする半導体集積回路。 - 前記可変容量素子は、ゲートを前記第１の電源線に接続し、ドレイン及びソースを前記第２の電源線に接続したトランジスタで構成され、
前記制御回路は、前記クロックに同期して電圧値が変化する信号を制御信号として前記トランジスタのバックゲートに与えるものであることを特徴とする請求項１記載の半導体集積回路。 - 前記制御回路は、前記クロックを１／２に分周した信号を制御信号として出力する分周回路からなることを特徴とする請求項２記載の半導体集積回路。
- 前記可変容量素子は、ゲートを前記第１の電源線に接続し、ドレイン及びソースを前記第２の電源線に接続し、ゲート容量値を異にする複数のトランジスタで構成され、
前記制御回路は、前記複数のトランジスタのバックゲートのそれぞれにクロックサイクル毎にいずれかの電圧値が変化するような制御信号を与えることを特徴とする請求項１記載の半導体集積回路。 - クロックに同期して動作する内部回路を有する半導体集積回路であって、
前記内部回路を駆動するための第１、第２の電源線間に直列接続された可変抵抗素子及び固定容量素子と、前記可変抵抗素子の抵抗値が前記クロックに同期して変化するように前記可変抵抗素子を制御する制御回路を有することを特徴とする半導体集積回路。
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-
2003
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