JP3563842B2 - 内部クロック信号発生方式 - Google Patents
内部クロック信号発生方式 Download PDFInfo
- Publication number
- JP3563842B2 JP3563842B2 JP27576295A JP27576295A JP3563842B2 JP 3563842 B2 JP3563842 B2 JP 3563842B2 JP 27576295 A JP27576295 A JP 27576295A JP 27576295 A JP27576295 A JP 27576295A JP 3563842 B2 JP3563842 B2 JP 3563842B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- state
- system clock
- output
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、デジタルクロック信号の発生方式(方法及び装置)に関するものである。もっと詳しくいえば、本発明は、発生されるクロック信号のデューティサイクルが、調整可能で且つシステムクロック信号と無関係であるクロック信号を、システムクロック信号に基いて発生する方式に関するものである。
【0002】
【従来の技術】
大抵のコンピュータを含め、多くのデジタルシステムは、システムクロック信号を用いて種々のシステム動作を同期させている。一般に、デジタルシステムは、水晶を用いた発振回路でシステムクロック信号を発生している。システムクロック信号は一般に矩形波のパルス列であり、その矩形波の振幅は、デジタルシステムの高及び低状態間の電圧差に対応している。クロック信号は、クロック周期の中で該信号が最大値、即ち該システムの高状態に対応する電圧値にある期間中に動作を行なう種々の回路への入力である。クロック信号のデューティサイクルは、該信号が最大値にある期間の、そのクロック周期全体に対する比として定義されている。
【0003】
サブ(下部)システムと呼ばれる幾つかのシステムの動作は、システムクロックにより与えられるデューティサイクルとは異なるデューティサイクルを必要とすることがある。メモリに対する読出し及び書込みは、他の動作より長いデューティサイクルを要するシステム動作の例である。しかし、システムの同期に関しては、もっと長いか又はもっと短いデューティサイクルを要する如き動作を含め、システム動作はすべてシステムクロックに基いて行なうことがやはり望ましい。即ち、各システムの動作は、クロックの同一周期内に行うべきである。
【0004】
システムクロックにより与えられるデューティサイクルと異なるデューティサイクルを必要とする各サブシステムのために種々異なる発振回路を使用することは、効率的でない。前述したとおり、何よりもまずデジタルシステムは同期化しなければならない。幾つかの動作がもっと長いか又はもっと短いデューティサイクルを必要としても、該システムでは、クロック周期後各サブシステムがその動作を終えるように、これらの種々の動作のスタートを同時にすべきである。種々異なる発振回路を使用すると、時間の経過につれて発振器の周期がずれる可能性があるため、システムの同期がくずれ易くなるであろう。更に、発振器の追加使用は、システムの経費を増すことになる。
【0005】
【発明が解決しようとする課題】
本発明の課題は、システムクロックと同じ周期をもつが、システムクロックにより与えられるデューティサイクルより長いか又は短いデューティサイクルをもつクロック信号を発生する方式を提供することにより、従来システムの欠点を克服することである。また、あとで詳しく述べるように、本発明による方法及び装置は、上記システムのデューティサイクルをどんな所望値にでも正確に伸長したり、短縮したりすることができる。
【0006】
【課題を解決するための手段】
本発明の内部クロック(信号)発生器は、システムクロックのデューティサイクルを正確に伸長又は短縮してどんな所望百分比にでもすることができる。好適な実施形態では、システムクロックにより発生される信号の立上がり(縁)が、フリップフロップ(トリガ)回路の状態を低状態から高状態へ変える。該フリップフロップ回路の出力が、内部クロックの出力である。このフリップフロップは、所望時間長の間高状態を続け、システムクロックにより与えられる信号の立下がり(縁)は顧慮しない。該フリップフロップ回路は、遅延回路より信号を受ける同期回路から時間切れ信号を受けることにより、所望の時点で高状態から低状態に変わる。遅延回路は、所望デューティサイクルに対応する期間だけシステムクロック信号を遅らせる。遅延期間が終わると、遅延回路は、遅れたシステムクロック信号を同期回路に供給し、該同期回路は、遅れたシステムクロック信号の立上がりを感知し、時間切れ信号をフリップフロップ回路に供給して内部クロックを高状態から低状態に変える。システムクロック信号が低状態から高状態に変わる度毎に、この循環が繰返される。デューティサイクルを短縮するには、フリップフロップ回路の出力を反転すればよい。
【0007】
【発明の実施の形態】
本発明は、デューティサイクルを独立に調整可能なクロックを供給する特定の用途をもつ方法及び装置を開示するものである。本発明を特定の回路、ブロック図及び信号などを参照して説明するが、当業者の認める如く、これらの細目は、単に本発明の理解を完全にするために開示したにすぎないものである。したがって、本発明がこれら特定の細目がなくても実施できることは、当業者にとって明らかであろう。その他の例においては、本発明を不必要に不明瞭としないよう、公知の回路はブロック図形式で示した。
【0008】
図1は、システムクロックを含むデジタルシステムのブロック図である。図1において、デジタルシステム9には、汎用コンピュータ、デジタル信号プロセッサ又はその他のデジタル装置が含まれる。図1に示すように、デジタルシステム9は、システムクロック11及びデジタルサブシステム13,15及び10を有する。デジタルサブシステム13,15及び10は、種々のデジタル動作を行うものを表す。例えば、デジタルシステム9が汎用コンピュータである場合、デジタルサブシステム10は、算数論理ユニット(ALU)を含み、デジタルサブシステム15は直接メモリアクセス装置(DMA)を含み、デジタルサブシステム13は、シフトレジスタメモリを含むであろう。これらのサブシステムは、ライン16及び18により相互に結合される。
【0009】
図1に示す如く、システムクロック11は、サブシステム13,15及び10によって行われる各種の動作を同期させる刻時装置である。サブシステム13,15及び10の同期化は、多くのデジタル装置において重要である。例えば、デジタルサブシステム15が、サブシステム13により発生されるデータをメモリに書込むサブシステムを含む場合、これらのサブシステムは、その動作を順次行わねばならない。デジタルサブシステム15は、デジタルサブシステム13がその動作を行った後その動作を行わねばならず、また、デジタルサブシステム13は、デジタルサブシステム15がその前の動作を終了した後にのみ次の動作を行わねばならない。即ち、この例では、サブシステム13及び15は夫々自己の動作を、システムクロック11の周期である同一の期間内に行い終えなければならない。一般に、サブシステム13,15及び10は、システムクロック11により与えられるクロック周期を使用しなければならない。
【0010】
図1に示すようなデジタルサブシステム13,15及び10は、システムクロック11により与えられるデューティサイクルと異なるデューティサイクルを必要とすることがある。例えば、デジタルサブシステム15が直接メモリアクセス装置(DMA)を含む場合、メモリに対し読出し又は書込みを行うのに、システムクロック11により与えられるデューティサイクルより大きいデューティサイクルを必要とするであろう。
【0011】
図3は、同一周期をもつがデューティサイクルが異なるクロック信号を示す。同図に示す如く、パルス列50は、システムクロック11により供給される信号を示し、パルス列52は、システムクロック11より長いデューティサイクルを要するサブシステム13に供給される信号を示し、パルス列54は、システムクロック11より短いデューティサイクルを要するサブシステム15に供給される信号を示す。図3に示すとおり、パルス列52及び54は、システムクロック11のパルス列50より夫々長いデューティサイクル及び短いデューティサイクルを有する。しかし、これら3つのパルス列50,52及び54は同じ周期をもち、各サブシステムは、その動作を各周期におけるデューティサイクルの間に完了する。こうすれば、サブシステムが各々の動作を行うのに異なるデューティサイクルを必要としても、システムの同期化は保たれる。
【0012】
本発明によれば、各サブシステムに適したデューティサイクルをもつクロック信号がデジタルサブシステム13及び15に供給される。図1に示すように、本発明による内部クロック(信号)発生器は、ブロック12及び14で表され、夫々サブシステム13及び15とシステムクロック11との間に介挿される。サブシステム10は、システムクロック11によって与えられるものと同じデューティサイクルを必要とするもので、システムクロック11の信号が直接供給される。内部クロック発生器12は、サブシステム13及びシステムクロック11に結合され、デジタルサブシステム13に必要なデューティサイクルをもつクロック信号をライン20を介してサブシステム13に供給する。同様に、内部クロック発生器14は、サブシステム15及びシステムクロック11に結合され、サブシステム15に必要なデューティサイクルをもつクロック信号をライン22を介してサブシステム15に供給する。デジタルシステム9は、内部クロック発生器12及び14が、システムクロック11と同じ周期をもつクロック信号をサブシステム13及び15に供給するので、同期状態が維持される。
【0013】
図2は、内部クロック発生器12の概略を示すブロック図である。同図に示す如く、内部クロック発生器12は、TTL変換器26に結合された2次クロック発生器24,クロック初期設定パルス発生器28,遅延回路32,及び同期回路33を含む。内部クロック発生器12は、システムクロック11からライン34を介して信号を受け、サブシステム13にライン20を介して内部クロック信号を供給する。
【0014】
多くのデジタルシステムでは、システムクロック11はトランジスタトランジスタ論理(TTL)回路と両立(適合)する信号を発生する。本発明の好適な実施形態では、システムクロック11により供給される信号を、金属酸化膜半導体(MOS)技術と両立する内部クロック信号に変換する。したがって、内部クロック発生器12は、ライン34を介して供給されるTTL適合信号をMOS適合信号に変換しなければならない。図2に示すように、TTL変換器26は、ライン34を介してシステムクロック信号を受け、ライン36を介してMOS適合信号を2次クロック発生器24に供給する。
【0015】
なお、図2において、内部クロック発生器12は、システムクロック11から供給されるものと周期は同じであるが、デューティサイクルが異なるパルス列を発生する。内部クロック発生器12は、システムクロック11が低状態から高状態に変わる時に低状態から高状態に変わることにより、システムクロック11と同じ周期を維持する。本明細書では、「高電圧レベル」の「高状態」という語は、2進システムの「1」を示す電圧に対応し、「低状態」という語は、2進システムの「0」を示す電圧に対応する。種々異なるシステムでは種々異なる電圧を使用するが、当業者には容易に分かるように、本発明は、「1」及び「0」値としてどんな電圧を用いるシステムにも適用可能である。
【0016】
図3に示すように、内部クロック発生器12からサブシステム13に供給されるパルス列52は、システムクロック11から供給されるパルス列50が低から高状態に変わる時に、低から高状態に変わる。しかし、内部クロック発生器12から供給される信号52は、図3に示す如く、システムクロック11から供給される信号50が高から低状態に変わる時に、高から低状態には変わらない。内部クロック発生器12は、システムクロック11の立上がりで新しいサイクルを開始するものの、システムクロック11の立下がりを無視することにより、システムクロック11と周期は同じであるがデューティサイクルが異なるクロック信号を発生する。
【0017】
内部クロック発生器12は、図3に示すように、システムクロック11から供給される信号の立上がりを検知すると低状態から高状態に変わるが、予め定めた遅延期間が経過するまで低状態に戻らないことで、デューティサイクルが独立したパルス列52を発生する。再び図2において、2次クロック発生器24は、システムクロック11から供給される信号の立上がりを検知すると高状態に切替わり、対応する高信号をライン20を介してサブシステム13に供給する。ライン20を介して供給される信号は、2次クロック発生器24がライン60を介して同期回路33より時間切れ信号を受けるまで、高状態に留まる。2次クロック発生器24は、同期回路33から時間切れ信号を受けると、低信号をサブシステム13にライン20を介して供給し、システムクロック11からの信号が新しいクロック周期のスタート時に低状態から高状態に切替わるまで、低信号を供給し続ける。
【0018】
よって、システムクロック11から供給される信号の立上がりと、同期回路33から供給される時間切れ信号との間の期間が、内部クロック発生器12のデューティサイクルに相当する。時間切れ信号は同期回路33によって発生されるが、同期回路は、システムクロック11から供給される信号の遅延されたものを遅延回路32より受信する。遅延回路32は、ライン62を介してMOS変換されたシステムクロック信号を受ける。遅延回路32により与えられる遅延は、あとでもっと詳しく述べるように、サブシステム13に必要でデューティサイクルに容易に合わせることができる。遅延時間の後、遅延回路32は、立上がり縁をもつ信号を同期回路33に供給し、同期回路が順に時間切れ信号を2次クロック発生器24に供給して、前述のとおり、ライン20の信号を高状態から低状態に変える。
【0019】
また、図2において、内部クロック発生器12は、クロック初期設定パルス発生器28を用いて、ライン20によりサブシステム13に供給する信号を急速に低状態から高状態に変える。先に述べたとおり、2次クロック発生器24は、ライン34を介してシステムクロック11より供給される信号の立上がりを検知すると、ライン20を介して高信号を供給する。クロック初期設定パルス発生器28は、2次クロック発生器20が低から高状態に変わる信号を供給するに要する時間を短縮させる。クロック初期設定パルス発生器28は、システムクロック11より供給され変換された信号を受け、ライン70を介して2次クロック発生器24にプリセット信号を供給する。このプリセット信号は、2次クロック発生器24に高信号をライン20に供給させる。クロック初期設定パルス発生器28を含む回路については、あとでもっと詳細に説明する。
【0020】
デューティサイクルを短くするのに、2次クロック発生器24は、ライン20を介して供給する信号を反転する。図3に戻って、パルス列52は、システムクロック11より供給されるパルス列50の立上がりを感知すると高信号を供給し、同期回路33から時間切れ信号を受けると高状態から低状態に切替わることで発生されるパルス列に相当する。パルス列54は、パルス列52が反転したものを表している。したがって、サブシステムがシステムクロック11より供給される信号より短いデューティサイクルを必要とする場合、前述のようにして信号52を発生し、図3に信号54として示す、信号52を反転したものをサブシステムに供給する。サブシステムが信号52及び54の如き相補的信号を必要とする場合は、2つの別々のラインによりサブシステムに供給される両方の信号を同一の内部クロック発生器で発生してもよい。
【0021】
2次クロック発生器24の実現に目を向けると、図4に示す好適な具体例では、2次クロック発生器24はMOSゲートを含んでいる。当業者には容易に分かるように、2次クロック発生器24を実現するのに他のデジタル技術を用いてもよい。
【0022】
図4は、2次クロック発生器24の回路構成の例を示す。システムクロック11より供給される信号が低状態から高状態に変わる前は、ライン60への時間切れ信号は低で、ナンドゲート76の出力は従って高である。よって、インバータ82の出力は低で、インバータ84の出力は高である。ライン60は低であるので、ライン88へのナンドゲート72の出力は高である。システムクロック11がライン36を介して低値を供給する間、インバータ92は、ライン36の低値を反転してナンドゲート70の一方の入力へのライン86に高値を供給する。ナンドゲート70及び72を含み、トリガ回路としても知られるフリップフロップ回路は、ナンドゲート70への両入力が高であるので、ライン90へ低出力を供給する。
【0023】
システムクロック11からのTTL変換されたパルス列は、ライン36を介してインバータ92に供給されるが、該パルス列はまた、クロック初期設定パルス発生器28にも供給される。プルアップトランジスタ74は、クロック初期設定パルス発生器28からプリセット信号を受ける。システムクロック11から供給されるパルスの立上がりは、クロック初期設定パルス発生器28に低値信号をp型プルアップトランジスタ74に供給させ、該トランジスタはライン90に「高」電圧レベルを急速に供給する。ちょっと図2に戻り、あとでもっと詳しく述べるように、システムクロック11の立上がりを検知すると、クロック初期設定パルス発生器28は同期回路33にプリセット信号を供給し、該プリセット信号はライン60への信号を高状態に変える。図4に戻ると、ライン60及び90は高電圧レベルにあるので、ナンドゲート76の出力は低になり、従ってインバータ82の出力が低から高に変わる。インバータ82は、内部クロック信号をサブシステム13に供給する。
【0024】
インバータ82は、同期回路33が時間切れ信号をライン60に供給するまで、高状態のままである。ナンドゲート76の出力は低に留まるので、インバータ82の出力は、ライン36に供給される信号が高状態から低状態に変わった後でも、高のままである。即ち、内部クロックは、システムクロック11がその出力を高から低状態に変えても、高状態を与える。ライン36への信号が高状態から低状態に変わると、インバータ92はナンドゲート70に高状態を供給する。ライン88は低状態にあるので、ナンドゲート70の出力は高に留まり、従ってナンドゲート76の出力は低のままである。インバータ82の出力は、これに対応して高である。
【0025】
ナンドゲート76の出力は、同期回路33がライン60へ時間切れ信号を供給するまで変化しない。デューティサイクルのための所望期間が終了すると、同期回路33は、ライン60の電圧を高から低状態に変える時間切れ信号を供給する。この時間切れ信号は、ナンドゲート76の出力を高状態に変え、これに対応してインバータ82の出力を低状態に変える。ライン60の低状態はまた、ナンドゲート72の出力を高状態に変える。この時点で、ナンドゲート70の両入力は高になり、従ってナンドゲート70の出力は低となる。ライン36に供給される信号が低から高状態に変わってシステムクロック11の新しい周期が始まるまで、本システムはこの状態にある。このようにして、2次クロック発生器24は、システムクロック11と周期は同じだがデューティサイクルが長い信号を提供する。もっと短いデューティサイクルを要するときは、図4に示すインバータ84によって供給される、インバータ82の出力の反転したものを、2次クロック発生器、従って内部クロック発生器12の出力信号として使用できる。
【0026】
ライン60への時間切れ信号の発生に目を向けると、同期回路33は、所望の遅延が終わった後、ライン60への時間切れ信号を高から低状態に変える。図2に示すように、遅延回路32は、ライン35を介して同期回路33へ信号を供給する。図5は、同期回路33の回路図である。同期回路は、ライン35に遅延されたクロック信号を受け、ライン60への時間切れ信号を高状態から低状態に変える。
【0027】
同期回路33が遅延されたクロック信号を受ける前は、ライン60への時間切れ信号は高状態にある。遅延クロック信号がライン35に供給される前は、ライン35は低状態にあってインバータ102の出力を高状態にし、インバータ104の出力は低状態にある。トランジスタ108,110,113,114及び115は、トライステート(3状態)回路を構成する。p型トランジスタ108及びn型トランジスタ110のゲートは、ライン112を介してインバータ104の出力と結合され、従って低状態にある。クロック初期設定パルス発生器28からp型トランジスタ113及び115並びにn型トランジスタ114のゲートに供給されるプリセット信号の反転されたものは、同期回路33がライン35に遅延されたクロック信号を受けるまで、高である。トランジスタ113,115及び114のゲートにおける高い値は、インバータ116及び118より成るラッチと共同して、ライン60への時間切れ信号を高状態に留める。
【0028】
ライン35への遅延されたクロック信号の立上がりを検知すると、インバータ104の出力は低から高状態に変わり、ライン112は高状態になる。p型トランジスタ103は、ライン35を高状態にするのを補助するものである。ライン112における中間信号の高状態は、トランジスタ108及び110のゲートに供給され、ライン60への時間切れ信号を低にし、インバータ116及び118はライン60における値をラッチする。システムクロック11の次の周期のために同期回路33を再初期化するには、トランジスタ108及び110のゲートをリセットして低い値にしなければならない。同期回路33をリセットするために、ライン20を介してインバータ100に内部クロック信号が供給される。内部クロック(信号)が高状態から低状態に変わると、インバータ100の出力が高になり、n型トランジスタ120のゲートをオンさせる。ゲート120における高状態は、ライン35を低状態に変え、順にライン112を高から低状態に変える。したがって、トランジスタ108及び110のゲートは、低状態が供給され、同期回路が、システムクロック11から供給される次の遅延された立上がりを受信するまで、高状態に変わらない。
【0029】
図5において、ライン60への時間切れ信号は、システムクロック11から供給される信号の次の立上がりをクロック初期設定パルス発生器28が感知するまで、低状態のままである。クロック初期設定パルス発生器28から供給されるプリセット信号の反転されたものは、トランジスタ113,114及び115のゲートに供給され、該ゲートの状態を高から低状態に変える。ゲート113,114及び115における低状態は、時間切れ信号を低から高状態に変える。インバータ116及び118は、ライン60への状態をラッチする。前述のとおり、時間切れ信号は、同期回路33が遅延回路32より供給される信号の立上がりを検出した後にのみ、高から低状態に変わる。トランジスタ108,110,113,114及び115は、プリセット信号の反転されたものが低から高状態に変わった後、時間切れ信号が高に留まることを確実にするものである。
【0030】
図6は、同期回路の動作タイミングを示す波形図である。信号130は、TTL変換器26による変換後の、システムクロック11から供給される信号を示す。信号132は、クロック初期設定パルス発生器28から供給されるプリセット信号の反転されたものを示す。この反転された信号132は、システムクロック11からの信号130の立上がりが検知されると、高から低状態に変わる。信号132の高から低状態への変化は、信号134で表す時間切れ信号を高にする。時間切れ信号134が低から高に変わると、内部クロック信号136は、低から高に変わる。
【0031】
なお、図6において、信号138は、図5に示した、ライン112へ供給される信号を示す。信号138は、同期回路33が遅延回路32から供給される信号の立上がりを検出すると、低から高状態に変わる。これは、時間切れ信号を高から低に変え、順に内部クロック信号136を高から低に変える。終わりに、次のシステムクロック周期に向けて同期回路33を再初期化するために、内部クロック信号136の立下がりが信号138を高から低に変える。
【0032】
図2に示した遅延回路32は、行おうとするシステムの機能に基いて適正な遅延を発生させる。例えば、システム機能がメモリフラッシュ動作である場合、遅延回路32は、サブシステムが書込まれるメモリ領域をフラッシュ(flush)してから実際に該領域に書込むのに必要な時間だけ、クロック信号を遅延させる。この時間が経過した後、遅延回路32は、同期回路33にシステムクロック11の遅延された信号を供給する。
【0033】
当業者には直ちに分かるように、遅延回路32は種々の公知の遅延回路を含んでもよい。図8に示すように、好適な具体例では、遅延回路32は、2つの別個の遅延回路、即ち、直列に接続されたインバータ遅延回路180及びスイッチ遅延回路182を含む。インバータ遅延回路180は、ライン62を介してシステムクロック11から供給される信号が反転されたものを受ける。インバータ遅延回路180は、メモリに対するフラッシュ周期の遅延をエミュレート(模倣)し、スイッチ遅延回路182は、メモリ回路への書込み動作の遅延をエミュレートしてもよい。インバータ遅延回路180は、一連のインバータを含み、該回路180内のインバータの数に正比例する遅延を与える。インバータ遅延回路180は、スイッチ遅延回路182に接続され、システムクロック11から供給される信号が遅延されたものをスイッチ遅延回路182に供給する。
【0034】
図2に示す如く、スイッチ遅延回路182は、ライン35を介して出力を同期回路33に供給する。前述のように、ライン35への遅延回路32の出力は、該回路32が低から高へ変わるクロックパルスを受けた後、低から高に変わらねばならない。図8に示すスイッチ遅延回路182は、ライン184を介してシステムクロック11からの遅延信号を受けると、ライン35への状態が低から高に変わる2つの実質的なスイッチを含む。一方のスイッチは、n型トランジスタ152,154,158及び159並びにp型トランジスタ150を含み、他方のスイッチは、p型トランジスタ162,164及び166並びにn型トランジスタ168及び170を含む。トランジスタ154,158,159及び168のゲートは、一定の高電圧(Vcc)ラインに接続され、トランジスタ162及び166のゲートは接地される。
【0035】
スイッチ遅延回路182が、ライン184を介してシステムクロック11により供給される信号の立上がりを受信する前は、ライン184を介してインバータ遅延回路180と接続されるトランジスタ152のゲートは、低状態にある。プリセット信号の反転されたものを供給するライン186に接続されたトランジスタ150のゲートは、高状態にあり、ライン20を介して内部クロックに接続されたトランジスタ160のゲートは、低状態にある。したがって、ライン172は高状態にある。システムクロック11により供給される信号の立上がりがトランジスタ152のゲートに供給されると、ライン172は低状態に変わる。
【0036】
ライン172における高から低への変移は、ライン35への所望の出力を低から高に変える。ライン172が高であると、ライン35への出力は低となる。前述の如く、スイッチ遅延回路182にシステムクロック(信号)11の立上がりが与えられて、ライン172の値が高から低に変わると、ライン35の状態は、低から高に変わって、電流がp型トランジスタ164を通って流れるのを阻止しなければならない。ライン35は、n型トランジスタ174のゲートに接続され、該トランジスタ174は、n型トランジスタ173と共同して、ライン35が低から高に変わるとき、ライン172における高から低への切替わりの変移速度を上げている。トランジスタ173のゲートは、ライン187を介して反転プリセット信号を受ける。
【0037】
次のクロックサイクルの前にライン35の値を高から低状態にリセットするため、内部クロックがp型トランジスタ160のゲートに接続されている。内部クロックが高から低状態に変わると、トランジスタ160はライン172を低から高状態にする。ライン172の高状態は、ライン35を低状態に変える。
【0038】
スイッチ遅延回路182はこうして、トランジスタ150,152,154,158及び159を含むスイッチと、トランジスタ162,164,166,168及び170を含むスイッチとのスイッチング時間によって決まる遅延を与える。図8に示す如く、トランジスタ159,162及び166は、ヒューズ188,190及び192によって短絡され、従ってスイッチ遅延回路182によって与えられる遅延に影響しない。ヒューズ188,190及び192をレーザその他の装置にて切断し、スイッチ遅延回路182による遅延を増してもよい。或いは、可融性リンク175,185及び191の付いたコンデンサ177,183及び193を、該リンク175,185及び191を切断することにより除去し、スイッチ遅延回路182の遅延を減らしてもよい。
【0039】
図7は、プリセット信号及びプリセット信号が反転されたものを発生するクロック初期設定パルス発生器28の例を示す。クロック初期設定パルス発生器は、ライン62を介して変換されたシステムクロック信号を受ける。これにより、ナンドゲート144の一方の入力は、ライン62へのシステムクロック信号が低から高値に変わる直後に、高状態となる。遅延回路140は、インバータ142に供給される信号を遅延させるので、インバータ142は、遅延時間が終わる前に低信号を受ける。よって、ナンドゲート144の出力は低である。ナンドゲート144の出力は、プリセット信号の反転されたものであり、インバータ145の出力は、プリセット信号である。したがって、クロック初期設定パルス発生器28がシステムクロック11から供給される信号の立上がりを検知すると、プリセット信号は低から高へ、プリセット信号の反転されたものは高から低に変わる。
【0040】
遅延回路140の立上がりをインバータ142の入力に供給すると、ナンドゲート144の一方の入力は高から低に変わり、それに応じてプリセット信号は高から低に変わり、反転プリセット信号は低から高に変わる。
【0041】
以上、本発明の好適な実施形態について述べたが、これらの説明から多くの変形、変更が可能であることは、当業者に明らかであろう。例えば、本発明は、トランジスタトランジスタ論理(TTL)回路を用いるシステムに適用できるが、アナログシステムにもまた適用可能である。システムクロックは、正弦波又は他の形式の信号を発生するものでもよい。また、遅延回路は、種々の周知素子を含んでもよく、別の発振器を遅延回路と置換えてもよい。システムクロックの立上がりを検出する代わりに、立下がりで内部クロックのタイミングを制御してもよい。本発明は、多くの他への適応が可能である。
【0042】
【発明の効果】
本発明によれば、システムクロックから周期はシステムクロック信号と同じであるが、デューティサイクルが異なる内部クロック信号を発生できるので、システム全体の同期を維持しながら、サブシステムの動作に必要な種々のデューティサイクルをもつクロック信号を供給することができる。
【図面の簡単な説明】
【図1】システムクロックを含むデジタルシステムを示すブロック図。
【図2】本発明の内部クロック発生器の概略構成を示すブロック図。
【図3】システムクロックと周期は同一であるがデューティサイクルが異なる信号の例を示すタイミング図。
【図4】図2の2次クロック発生器の例を示す回路図。
【図5】図2の同期回路の例を示す回路図。
【図6】図5の同期回路の動作を示すタイミング図。
【図7】図2のクロック初期設定パルス発生器の例を示す回路図。
【図8】図2の遅延回路の例を示す回路図。
【符号の説明】
11 システムクロック
12 内部クロック
24 2次クロック発生器(トリガ回路を含む。)
28 センサ又はパルス発生手段(クロック初期設定パルス発生器)
32 遅延回路
(70,72) トリガ回路又はフリップフロップ(2つのナンドゲート)
180 複数のインバータ(インバータ遅延回路)
182 第1スイッチ及び第2スイッチ(スイッチ遅延回路)
(108,110,113,114,115) トライステート回路
33 同期回路手段
Claims (9)
- システムクロックから内部クロック信号を発生する方法であって、
デューティサイクル周期を予め選択するステップと、
上記システムクロックにより発生された信号における振幅変化を検知するステップと、
上記システムクロックにより発生された信号における振幅変化を検知した後、出力信号の振幅を第1の状態から第2の状態に変えるステップと、
上記第1の状態から上記第2の状態への上記振幅変化の時より、上記デューティサイクル周期によって定められた時間が経過した後、上記第2の状態から別の状態に上記出力信号の振幅を変えるステップと、
上記第2の状態から上記別の状態に上記出力信号の振幅を変えるステップは更に、
上記システムクロックにより供給される信号の変換されたものを、上記デューティサイクル周期により定められた時間だけ遅延させるステップと、
上記システムクロックにより供給される上記信号の遅延されたものをトリガ装置に加えるステップと、
上記システムクロックにより供給される上記信号の遅延されたものをトリガ装置に加えた後に、上記第2の状態から上記別の状態に上記出力信号の振幅を変えるステップと
を含む内部クロック信号発生方法。 - システムクロックから内部クロック信号を発生する装置であって、
第1の状態から第2の状態に出力信号の振幅を変えるためのトリガ回路であって、その第1の入力が上記システムクロックに結合されたトリガ回路と、
上記トリガ回路の第2の入力に結合された遅延回路であって、所定の遅延の後に上記トリガ回路に信号を供給し、上記トリガ回路の出力を上記第2の状態から別の状態に変える遅延回路とを具え、
上記遅延回路の入力が上記システムクロックに結合され、上記遅延回路は複数のインバータを含み、上記遅延回路は更に、上記複数のインバータの出力に第1入力が結合された第1のスイッチを含む
内部クロック信号発生装置。 - 上記第1のスイッチは、少なくとも1つのn型金属酸化膜半導体(MOS)トランジスタ及び少なくとも1つのp型MOSトランジスタを含む請求項2の装置。
- 上記第1のスイッチの第2入力が上記トリガ回路の出力に結合された請求項2の装置。
- 上記システムクロックにより供給された上記信号の立上がりを検知するとパルスを発生し、その出力が上記第1のスイッチの第3入力に結合されたパルス発生手段を更に含む請求項4の装置。
- 上記第1のスイッチの出力に入力が結合された第2のスイッチを更に含む請求項2の装置。
- トライステート回路を更に含み、該回路への入力が上記第2のスイッチの出力に結合され、該第2のスイッチの出力が上記トリガ回路の上記第2入力に結合された請求項6の装置。
- システムクロックから内部クロック信号を発生する装置であって、
上記システムクロックに結合され、出力信号の振幅を第1の状態から第2の状態に変えるトリガ回路手段と、
上記トリガ回路手段に結合され、所定の遅延の後に遅延信号を供給して上記トリガ回路手段の出力を上記第2の状態から別の状態に変える遅延回路手段とを具え、
上記遅延回路手段に結合される同期回路手段を更に含み、該同期回路手段は、
上記遅延回路手段より遅延信号を受ける受信手段と、
上記トリガ回路手段と結合され、上記受信手段が上記遅延信号を検知すると上記トリガ回路手段に時間切れ信号を供給する出力手段とを有する
内部クロック信号発生装置。 - 上記同期回路手段、上記トリガ回路手段及び上記遅延回路手段と結合され、上記システムクロックにより供給される上記信号の立上がりを検知するパルスを発生するパルス発生手段を更に含む請求項8の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/334,687 US5617563A (en) | 1994-11-04 | 1994-11-04 | Duty cycle independent tunable clock |
US334687 | 1994-11-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08213885A JPH08213885A (ja) | 1996-08-20 |
JP3563842B2 true JP3563842B2 (ja) | 2004-09-08 |
Family
ID=23308347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27576295A Expired - Fee Related JP3563842B2 (ja) | 1994-11-04 | 1995-10-24 | 内部クロック信号発生方式 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5617563A (ja) |
JP (1) | JP3563842B2 (ja) |
KR (1) | KR100366137B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100477327B1 (ko) * | 1997-06-11 | 2005-07-07 | 삼성전자주식회사 | 동기디램용다이나믹클럭발생회로 |
CA2250538A1 (en) | 1998-10-30 | 2000-04-30 | Mosaid Technologies Incorporated | Duty cycle regulator |
JP2001036400A (ja) | 1999-07-23 | 2001-02-09 | Oki Electric Ind Co Ltd | 縦続接続型インバータ回路及びリミティングアンプ |
US6882196B2 (en) * | 2002-07-18 | 2005-04-19 | Sun Microsystems, Inc. | Duty cycle corrector |
JP2005033089A (ja) * | 2003-07-10 | 2005-02-03 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US7890789B2 (en) * | 2007-12-12 | 2011-02-15 | Broadcom Corporation | Circuit and method for generation of duty cycle independent core clock |
KR100940841B1 (ko) * | 2008-06-27 | 2010-02-04 | 주식회사 하이닉스반도체 | 신호 변환기 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4231104A (en) * | 1978-04-26 | 1980-10-28 | Teradyne, Inc. | Generating timing signals |
US4217639A (en) * | 1978-10-02 | 1980-08-12 | Honeywell Information Systems Inc. | Logic for generating multiple clock pulses within a single clock cycle |
US4638256A (en) * | 1985-08-15 | 1987-01-20 | Ncr Corporation | Edge triggered clock distribution system |
US5274796A (en) * | 1987-02-09 | 1993-12-28 | Teradyne, Inc. | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal |
KR930001417B1 (ko) * | 1990-08-10 | 1993-02-27 | 금성일렉트론 주식회사 | 반도체 소자의 노이즈 방지방법 |
US5336939A (en) * | 1992-05-08 | 1994-08-09 | Cyrix Corporation | Stable internal clock generation for an integrated circuit |
EP0570158B1 (en) * | 1992-05-08 | 2000-01-19 | National Semiconductor Corporation | Frequency multiplication circuit and method for generating a stable clock signal |
US5315164A (en) * | 1993-05-26 | 1994-05-24 | Nec America, Inc. | Adaptive clock duty cycle controller |
-
1994
- 1994-11-04 US US08/334,687 patent/US5617563A/en not_active Expired - Lifetime
-
1995
- 1995-10-24 JP JP27576295A patent/JP3563842B2/ja not_active Expired - Fee Related
- 1995-11-03 KR KR1019950040001A patent/KR100366137B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5617563A (en) | 1997-04-01 |
KR960018829A (ko) | 1996-06-17 |
KR100366137B1 (ko) | 2003-04-11 |
JPH08213885A (ja) | 1996-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5764710A (en) | Meta-stable-resistant front-end to a synchronizer with asynchronous clear and asynchronous second-stage clock selector | |
JP3549751B2 (ja) | 半導体集積回路装置 | |
US4134073A (en) | Clock system having adaptive synchronization feature | |
JP3644827B2 (ja) | 外部負荷を考慮したdll回路 | |
JP4016394B2 (ja) | 内部クロック信号発生回路及び方法 | |
US5646553A (en) | Driver for tri-state bus | |
US9013208B1 (en) | Method and apparatus for clocking | |
US6064244A (en) | Phase-locked loop circuit permitting reduction of circuit size | |
US6084453A (en) | Clock converting circuit | |
JP3252678B2 (ja) | 同期式半導体メモリ | |
JPH1091269A (ja) | 高周波数クロック式回路の電力消費を低減するシステム及び方法 | |
JP3062110B2 (ja) | データラッチ回路 | |
US6834355B2 (en) | Circuit in which the time delay of an input clock signal is dependent only on its logic phase width and a ratio of capacitances | |
JP3563842B2 (ja) | 内部クロック信号発生方式 | |
US5742190A (en) | Method and apparatus for clocking latches in a system having both pulse latches and two-phase latches | |
JP3768663B2 (ja) | バーストモード制御信号を発生する半導体メモリ装置 | |
US5664166A (en) | System for generating a variable signal in response to a toggle signal selectively delayed using a clock edge and time delay measured from the clock edge | |
US6194938B1 (en) | Synchronous integrated clock circuit | |
KR100316184B1 (ko) | 자동 프리차지 제어장치 | |
JPH11110068A (ja) | 半導体装置 | |
US6075398A (en) | Tunable digital oscillator circuit and method for producing clock signals of different frequencies | |
EP1618660B1 (en) | Enabling method to prevent glitches in waveform | |
KR0157880B1 (ko) | 클럭 스큐 제거장치 | |
KR100279726B1 (ko) | 내부 클럭 발생회로 | |
WO1993015576A1 (en) | Means to avoid data distorsion in clock-synchronized signal sampling |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040123 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040301 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040525 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040604 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080611 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |