KR100940841B1 - 신호 변환기 - Google Patents

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Abstract

본 발명은 출력신호를 입력 받아 상기 출력신호의 듀티비를 감지하여 상기 듀티비를 보정하도록 제어 코드신호를 생성하는 제어신호 생성부; 상기 제어 코드신호에 응답하여 입력신호의 레벨을 조절하여 출력신호를 생성하는 신호 변환부; 를 포함한다.
신호 변환기, CML, CMOS

Description

신호 변환기{Signal Converter}
본 발명은 신호 변환기에 관한 것으로, 더 상세하게는 안정된 신호를 출력하는 신호 변환기에 관한 것이다.
일반적으로, 신호 변환기는 전류 모드 로직(Current Mode Logic, CML) 신호를 씨모스(CMOS) 신호로 변환하는데 사용된다. 신호 변환을 위한 신호 변환기로, 종래에는 아날로그 방식의 회로인 아날로그 앰프(Analog Amplifier)와 디지털 방식의 회로인 디퍼렌셜 앰프(Differential Amplifier) 등이 사용되었다.
전류 모드 신호를 씨모스 신호로 변환(Converting)하기 위해 아날로그 앰프를 사용하는 경우에, 동작이 느려 입력신호에 비해 출력신호의 출력이 지연되게 되고 출력신호의 듀티 사이클 특성이 나빠져 듀티 사이클 왜곡(Duty Cycle Distortion)이 발생한다. 또한 종래 아날로그 앰프는 전력소모가 크다는 단점도 갖고 있다.
반면 일반적인 디퍼렌셜 앰프를 사용하는 경우에는 전력소모가 적고 신호의 지연이 적다는 점에서 장점이 있다. 그러나, 입력신호인 CML 신호는 주변 조건(예를 들어, 온도, 압력 등)에 따라서 변동이 심하므로, 종래 디퍼렌셜 앰프를 사용하 여 신호를 변환할 경우 출력신호의 듀티 사이클 왜곡이 심해지는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서, 출력신호의 듀티비 보정 기능을 갖는 신호 변환기를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 신호 변환기는 출력신호를 입력 받아 상기 출력신호의 듀티비를 감지하여 상기 듀티비를 보정하도록 제어 코드신호를 생성하는 제어신호 생성부; 상기 제어 코드신호에 응답하여 입력신호의 레벨을 조절하여 출력신호를 생성하는 신호 변환부; 를 포함한다.
본 발명은 디지털 회로로 구성되어 전력소모가 적으며, 입력신호의 레벨을 조절하여 출력신호의 듀티비 왜곡을 보정함으로써 안정적인 출력을 얻을 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 신호 변환기의 블록도이다.
본 발명의 실시예에 따른 신호 변환기는 제어신호 생성부(100) 및 신호 변환부(200)를 포함한다. 상기 제어신호 생성부(100)는 출력신호(Output)를 입력 받아 상기 출력신호(Output)의 듀티비를 감지하여 상기 듀티비를 보정하도록 하는 제어 코드신호(Ctrl1, Ctrl2)를 생성한다. 상기 신호 변환부(200)는 상기 제어 코드신호(Ctrl1, Ctrl2)에 응답하여 입력신호(Input)의 레벨을 조절하여 출력신 호(Output)를 생성한다. 상기 입력신호(Input) 및 상기 출력신호(Output)는 클럭신호일 수 있다. 특히, 상기 입력신호(Input)는 전류 모드 로직(Current Mode Logic, CML) 신호일 수 있고, 상기 출력신호(Output)는 씨모스(Complementary Metal-Oxide Semiconductor, CMOS) 신호일 수 있다. 즉, 이 경우 본 발명의 실시예에 따른 신호 변환기 회로는 CML 씨모스 컨버터로 사용된다.
상기 제어신호 생성부(100)는 듀티비 감지부(110) 및 코드 카운터(120)를 포함할 수 있다. 상기 듀티비 감지부(110)는 출력신호(Output)를 입력 받아 출력신호(Output)의 듀티비를 감지하여 감지신호(det)를 생성한다. 예를 들어, 상기 출력신호(Output)의 듀티비가 50%가 넘을 때에는 하이 레벨의 감지신호(det)를 생성하고, 상기 출력신호(Output)의 듀티비가 50%가 안될 때에는 로우 레벨의 감지신호(det)를 생성할 수 있다. 상기 입력신호(Input) 및 출력신호(Output)는 일정한 주기를 갖는 클럭신호일 수 있다. 상기 듀티비는 상기 클럭신호의 하이 레벨 부분과 로우 레벨 부분의 비율을 말한다. 클럭신호의 하이 레벨 부분이 로우 레벨 부분보다 많은 경우 상기 듀티비는 50%보다 크고, 로우 레벨 부분이 하이 레벨 부분보다 많은 경우 상기 듀티비는 50%보다 작게 된다.
상기 코드 카운터(120)는 상기 감지신호(det)를 입력 받아 업 카운트되거나 다운 카운트되는 제어 코드신호(Ctrl1, Ctrl2)를 생성한다. 상기 제어 코드신호(Ctrl1, Ctrl2)는 상기 신호 변환부(200)로 입력 되어 상기 신호 변환부(200)가 입력신호(Input)의 레벨을 조절할 수 있도록 한다.
도 2는 본 발명의 실시예에 따른 신호 변환기 회로의 신호 변환부(200)의 상세 회로도이다. 도 2를 참조하여 본 발명의 실시예에 따른 신호 변환기의 상세한 구성을 살펴보면 다음과 같다.
상기 듀티비 감지부(110)는 출력신호(Output)를 입력 받아 상기 출력신호(Output)의 듀티비를 감지한다. 상기 듀티비 감지부(110)는 상기 듀티비가 50%보다 클 때는 하이로 인에이블 되는 감지신호(det)를 생성하고, 상기 듀티비가 50%보다 작을 때는 로우로 디스에이블 되는 감지신호(det)를 생성하도록 구성될 수 있다.
상기 코드 카운터(120)는 상기 감지신호(det)를 입력 받아 업 카운트되거나 다운 카운트되는 제어 코드신호(Ctrl1, Ctrl2)를 생성한다. 상기 코드 카운터(120)는 종래의 일반적인 카운터 회로로 구성될 수 있다. 상기 코드 카운터(120)는 상기 감지신호(det)가 하이로 인에이블 되면 업 카운트되는 제어 코드신호(Ctrl1, Ctrl2)를 생성하고, 상기 감지신호(det)가 디스에이블 되면 다운 카운트 되는 제어신호(Ctrl1, Ctrl2)를 생성한다.
상기 신호 변환부(200)는 복수개의 드라이버를 포함한다. 예를 들어, 본 발명의 실시예에서, 상기 신호 변환부(200)는 제 1 내지 제 3 의 3개의 드라이버를 포함할 수 있다.
상기 제 1 드라이버(210)는 입력신호(Input)를 반전시키는 인버터로 구성될 수 있다. 상기 제 1 드라이버(210)는 제 1 및 제 2 피모스 트랜지스터(P1, P2) 및 제 1 및 제 2 엔모스 트랜지스터(N1, N2)를 구비한다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 접지전압을 인가 받고 소스 단으로 외부전압(VDD)을 인가 받는 다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 외부전압(VDD)을 인가 받고 소스 단이 접지전압 단과 연결된다. 상기 제 2 피모스 트랜지스터(P2)는 게이트 단이 입력노드(A)와 연결되고 소스 단이 상기 제 1 피모스 트랜지스터(P1)의 드레인 단과 연결되며 드레인 단이 출력노드(B)와 연결된다. 상기 제 2 엔모스 트랜지스터(N2)는 게이트가 상기 입력노드(A)와 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터(N1)의 드레인 단과 연결되며 드레인 단이 상기 출력노드(B)와 연결된다. 상기 입력노드(A)로 입력신호(Input)가 입력되며, 상기 출력노드(B)에서 상기 출력신호(Output)가 생성된다.
상기 제 2 드라이버(220) 및 제 3 드라이버(230)는 상기 제어 코드신호(Ctrl1, Ctrl2)에 응답하여 상기 입력신호(Input)의 레벨을 풀업하는 풀업부(221, 231) 상기 제어 코드신호(Ctrl1, Ctrl2)에 응답하여 상기 입력신호(Input)의 레벨을 풀다운하는 풀다운부(222, 232) 및 상기 풀업부(221, 231) 및 상기 풀다운부(222, 232)를 연결하고 상기 입력신호(Input)에 응답하여 상기 출력신호(Output)를 생성하는 스위칭부(223, 233)로 구성된다. 상기 풀업부(221, 231)는 피모스 트랜지스터로 구성될 수 있고 상기 풀다운부(222, 232)는 엔모스 트랜지스터로 구성될 수 있다. 또한 상기 스위칭부(223, 233)는 피모스 트랜지스터와 엔모스 트랜지스터가 연결된 형태가 될 수 있다.
상기 제 2 드라이버(220)는 제 3 및 제 4 피모스 트랜지스터(P3, P4) 및 제 3 및 제 4 엔모스 트랜지스터(N3, N4)를 구비한다. 상기 제 3 피모스 트랜지스터(P3)는 풀업부(221)를 구성하고, 제 3 엔모스 트랜지스터(N3)는 풀다운부(222)를 구성한다. 상기 제 4 피모스 트랜지스터(P4)와 제 4 엔모스 트랜지스터(N4)는 스위칭부(223)를 구성한다. 상기 제 3 피모스 트랜지스터(P3)는 게이트로 상기 제 1 제어 코드신호(Ctrl1)를 인가 받고 소스 단으로 외부전압(VDD)을 인가 받는다. 상기 제 3 엔모스 트랜지스터(N3)는 게이트로 제 1 제어 코드신호(Ctrl1)를 인가 받고 소스 단이 접지전압 단과 연결된다. 상기 제 4 피모스 트랜지스터(P4)는 게이트 단이 상기 입력노드(A)와 연결되고 소스 단과 드레인 단 중 어느 한쪽 단이 상기 제 3 피모스 트랜지스터(P3)의 드레인 단과 연결되며 다른 한쪽 단이 상기 출력노드(B)와 연결된다. 상기 제 4 엔모스 트랜지스터(N4)는 게이트 단이 상기 입력노드(A)와 연결되고 소스 단과 드레인 단 중 어느 한쪽 단이 상기 제 3 엔모스 트랜지스터(N3)의 드레인 단과 연결되며 다른 한쪽 단이 상기 출력노드(B)와 연결된다.
상기 제 3 드라이버(230)는 제 5 및 제 6 피모스 트랜지스터(P5, P6) 및 제 5 및 제 6 엔모스 트랜지스터(N5, N6)를 구비한다. 상기 제 5 피모스 트랜지스터(P5)는 풀업부(231)를 구성하고, 상기 제 5 엔모스 트랜지스터(N5)는 풀다운부(232)를 구성한다. 상기 제 6 피모스 트랜지스터(P6)와 상기 제 6 엔모스 트랜지스터(N6)는 스위칭부(233)를 구성한다. 상기 제 5 피모스 트랜지스터(P5)는 게이트로 제 2 제어 코드신호(Ctrl2)를 인가 받고 소스 단으로 외부전압(VDD)을 인가 받는다. 상기 제 5 엔모스 트랜지스터(N5)는 게이트로 상기 제 2 제어 코드신호(Ctrl2)를 인가 받고 소스 단이 접지전압 단과 연결된다. 상기 제 6 피모스 트랜지스터(P6)는 게이트 단이 상기 입력노드(A)와 연결되고 소스 단과 드레인 단 중 어느 한쪽 단이 상기 제 5 피모스 트랜지스터(P5)의 드레인 단과 연결되며 다른 한 쪽 단이 상기 출력노드(B)와 연결된다. 상기 제 6 엔모스 트랜지스터(N6)는 게이트 단이 상기 입력노드(A)와 연결되고 소스 단과 드레인 단 중 어느 한쪽 단이 상기 제 5 엔모스 트랜지스터(N5)의 드레인 단과 연결되며 다른 한쪽 단이 상기 출력노드(B)와 연결된다.
도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 신호 변환기 회로의 동작을 살펴보면 다음과 같다.
상기 듀티비 감지부(110)는 출력신호(Output)를 입력 받아 상기 출력신호(Output)의 듀티비를 감지한다. 먼저, 상기 듀티비가 50%보다 클 때, 상기 듀티비 감지부(110)는 하이로 인에이블 되는 감지신호(det)를 생성한다. 상기 하이로 인에이블 되는 감지신호(det)를 입력 받는 코드 카운터(120)는 업 카운트되는 제어 코드신호(Ctrl1, Ctrl2)를 생성한다. 예를 들어, 상기 코드 카운터(120)는 제 1 및 제 2 제어 코드신호(Ctrl1, Ctrl2)가 로우 레벨 이었다가, 제 1 제어 코드신호(Ctrl1)는 로우 레벨, 제 2 제어 코드신호(Ctrl2)는 하이 레벨 또는 제 1 제어 코드신호(Ctrl1)는 하이 레벨, 제 2 제어 코드신호(Ctrl2)는 로우 레벨로 업 카운트되는 제어 코드신호(Ctrl1, Ctrl2)를 생성할 수 있다. 즉 2비트의 제어 코드신호를 생성할 수 있다. 물론, 카운터의 구성에 따라서 n비트의 제어 코드신호를 생성할 수 있다. 상기 업 카운트 되는 제어 코드신호(Ctrl1, Ctrl2)는 신호 변환부(200)의 풀업부(221, 231) 및 풀다운부(222, 232)로 입력된다. 상기 업 카운트되는 신호를 입력 받는 제 2 및 제 3 드라이버의 풀업부(221, 231)를 구성하는 제 3 및 제 5 피모스 트랜지스터(P3, P5)는 점차 턴오프 되고, 풀다운부(222, 232)를 구 성하는 제 3 및 제 5 엔모스 트랜지스터(N3, N5)는 점차 턴온 된다.
상기 신호 변환부(200)에 입력되는 입력신호(Input)는 클럭신호일 수 있다. 특히, 상기 입력신호(Input)는 전류 모드 로직(Current Mode Logic, CML) 신호일 수 있다. 상기 입력신호(Input)가 하이 레벨인 구간에서는 상기 입력신호(Input)에 의해 스위칭부(223, 233)의 제4 및 제 6 피모스 트랜지스터(P4, P6)는 턴오프 되고, 상기 제 4 및 제 6 엔모스 트랜지스터(N4, N6)는 턴온 된다. 턴온 된 제 4 및 제 6 엔모스 트랜지스터(N4, N6)와 턴온 된 풀다운부(222, 232)의 제 3 및 제 5 엔모스 트랜지스터(N3, N5)를 통해 입력신호(Input)의 레벨은 낮아지게 된다.
반대로 상기 입력신호(Input)가 로우 레벨인 구간에서는 상기 입력신호(Input)에 의해 제 2, 제 4 및 제 6 엔모스 트랜지스터(N2, N4, N6)가 턴오프 된다. 제 1 피모스 트랜지스터(P1) 및 제 1 엔모스 트랜지스터(N1)는 게이트로 각각 접지전압과 외부전압(VDD)을 인가 받으므로 항상 턴온 된 상태이다. 따라서 입력신호(Input)는 상기 제 1 드라이버(210)를 통해 반전되어 출력신호(Output)로 생성된다. 따라서 상기 출력신호(Output)의 듀티비가 50%보다 클 때에는 상기 입력신호(Input)의 하이 레벨 구간을 풀다운시켜, 상기 출력신호(Output)가 50%의 듀티비를 갖도록 한다. 상기 듀티비가 50%로 될 때까지 상기 동작이 반복된다.
상기 출력신호(Output)의 듀티비가 50%보다 작을 때, 상기 듀티비 감지부(110)는 로우로 디스에이블 되는 감지신호(det)를 생성한다. 상기 감지신호(det)를 입력 받는 코드 카운터(120)는 다운 카운트되는 제어 코드신호(Ctrl1, Ctrl2)를 생성하고 상기 제어 코드신호(Ctrl1, Ctrl2)는 상기 풀업부(221, 231) 및 풀다운 부(222, 232)로 입력된다. 상기 다운 카운트되는 신호를 입력 받는 제 2 및 제 3 드라이버(220, 230)의 풀업부(221, 231)를 구성하는 제 3 및 제 5 피모스 트랜지스터(P3, P5)는 점차 턴온 되고, 풀다운부(222, 232)를 구성하는 제 3 및 제 5 엔모스 트랜지스터(N3, N5)는 점차 턴오프 된다.
상기 입력신호(Input)가 하이 레벨인 구간에서는, 스위칭부(223, 233)를 구성하는 제 4 및 제 6 피모스 트랜지스터(P4, P6)는 턴오프 되고, 제 4 및 제 6 엔모스 트랜지스터(N4, N6)가 턴온 되므로, 제 1 드라이버(210)를 통해 상기 입력신호(Input)를 반전시킨 신호가 출력신호(Output)로 생성된다.
상기 입력신호(Input)가 로우 레벨인 구간에서는, 스위칭부(223, 233)를 구성하는 제 4 및 제 6 피모스 트랜지스터(P4, P6)는 턴온 되고, 제 4 및 제 6 엔모스 트랜지스터(N4, N6)는 턴오프 되므로, 턴온된 스위칭부(223, 233)의 피모스 트랜지스터들(P4, P6)과 턴온 되는 풀업부(221, 231)의 피모스 트랜지스터들(P3, P5)을 통해 입력신호(Input)의 레벨이 상승하게 된다. 따라서 상기 출력신호(Output)의 듀티비가 50%보다 작을 때 상기 입력신호(Input)의 로우 레벨 구간을 풀업시켜, 상기 출력신호(Output)가 50%의 듀티비를 갖도록 한다. 상기 듀티비가 50%가 될 때까지 상기와 같은 동작이 반복된다.
본 발명의 실시예에서는 풀업부, 풀다운부 및 스위칭부를 구비하는 드라이버가 두 개인 경우를 예를 들어 설명하였으나, 당업자라면 드라이버의 수를 늘려 회로를 구성할 수 있다는 것을 알 수 있을 것이다. 즉, 코드 카운터를 4비트 이상의 제어 코드신호를 생성하도록 구성하고, 상기 드라이버의 수를 늘리는 경우 제어 코 드신호에 따라 상기 입력신호의 레벨을 좀 더 세밀하게 조절할 수 있다.
종래의 아날로그 방식의 회로를 디지털 방식의 회로로 구성함으로써 전류를 저감시킬 수 있고 있고, 듀티비 왜곡을 보정하여 안정된 출력신호를 생성할 수 있다는 것으로 본 발명의 특징을 이해할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 신호 변환기의 블록도,
도 2는 도 1의 신호 변환부의 상세 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제어신호 생성부 110: 듀티비 감지부
120: 코드 카운터 200: 신호 변환부

Claims (6)

  1. 출력신호를 입력 받아 상기 출력신호의 듀티비를 감지하여 상기 듀티비를 보정하도록 제어 코드신호를 생성하는 제어신호 생성부; 및
    상기 제어 코드신호에 응답하여 입력신호의 레벨을 조절하여 출력신호를 생성하는 신호 변환부;
    를 포함하고,
    상기 신호 변환부는 복수개의 드라이버를 포함하며, 상기 복수개의 드라이버는 상기 제어 코드신호에 응답하여 상기 입력신호의 레벨을 조절하는 것을 특징으로 하는 신호 변환기.
  2. 제 1 항에 있어서,
    상기 제어신호 생성부는, 상기 출력신호를 입력 받아 감지신호를 생성하는 듀티비 감지부; 및
    상기 감지신호를 입력 받아 상기 제어 코드신호를 생성하는 코드 카운터;
    로 구성되는 것을 특징으로 하는 신호 변환기.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 신호 변환부는, 상기 입력신호를 반전시키는 제 1 드라이버;
    상기 제어 코드신호에 응답하여 상기 입력신호의 레벨을 조절하는 제 2 드라이버;
    상기 제어 코드신호에 응답하여 상기 입력신호의 레벨을 조절하는 제 3 드라이버;
    를 포함하는 것을 특징으로 하는 신호 변환기.
  5. 제 4 항에 있어서,
    상기 제 1 드라이버는, 상기 입력신호를 반전시키는 인버터로 구성되는 것을 특징으로 하는 신호 변환기.
  6. 제 4 항에 있어서,
    상기 제 2 드라이버 및 제 3 드라이버는, 상기 제어 코드신호에 응답하여 상기 입력신호의 레벨을 풀업하는 풀업부;
    상기 제어 코드신호에 응답하여 상기 입력신호의 레벨을 풀다운하는 풀다운부;
    상기 풀업부 및 상기 풀다운부를 연결하고 상기 입력신호에 응답하여 상기 출력신호를 생성하는 스위칭부;
    로 구성되는 것을 특징으로 하는 신호 변환기.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08213885A (ja) * 1994-11-04 1996-08-20 Sony Electron Inc 内部クロック信号発生方式
JP2007329924A (ja) 2006-06-07 2007-12-20 Nec Electronics Corp デューティ補正付きレベル変換回路

Patent Citations (2)

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