JP2021111670A - 半導体装置、半導体装置システム、および車載システム - Google Patents

Abstract

【課題】端子数の削減を可能とする半導体装置を提供する。【解決手段】クロックを入出力可能なクロック端子と、データを入出力可能なデータ端子と、を有し、前記データ端子からは、前記クロック端子に入力または前記クロック端子から出力される前記クロックに同期させた前記データを出力し、前記クロック端子から前記クロックを出力する場合、前記データのデータ転送時であるか否かにかかわらず前記クロックを出力する、半導体装置としている。【選択図】図１

Description

本発明は、半導体装置に関する。

従来、ＰＭＩＣ（パワーマネジメントＩＣ）と呼ばれる半導体装置が登場している。ＰＭＩＣでは、ＤＣ／ＤＣコンバータ用の回路ブロックであるＤＣ／ＤＣブロックと、制御ロジック部と、を１つのＩＣチップに集積化して、当該ＩＣチップをパッケージ化している。ＤＣ／ＤＣブロックは、複数設けられることが多い（このようなＰＭＩＣの一例については特許文献１参照）。

特開２０１９−２０８１４１号公報

ＰＭＩＣでは、小型パッケージ品を実現するために、端子数の削減が要望されている。

上記状況に鑑み、本発明は、端子数の削減を可能とする半導体装置を提供することを目的とする。

上記目的を達成するために本発明の一態様に係る半導体装置は、
クロックを入出力可能なクロック端子と、
データを入出力可能なデータ端子と、
を有し、
前記データ端子からは、前記クロック端子に入力または前記クロック端子から出力される前記クロックに同期させた前記データを出力し、
前記クロック端子から前記クロックを出力する場合、前記データのデータ転送時であるか否かにかかわらず前記クロックを出力する構成としている（第１の構成）。

また、上記第１の構成において、制御ロジック部と、前記制御ロジック部用のシステムクロックを生成する第１オシレータと、を有し、前記クロックは、前記システムクロックに基づくクロックである構成としてもよい（第２の構成）。

また、上記第１または第２の構成において、ＤＣ／ＤＣコンバータ用の回路ブロックである１つ以上のＤＣ／ＤＣブロックと、前記ＤＣ／ＤＣブロック用のＤＣ／ＤＣ用クロックを生成する第２オシレータと、を有し、前記クロックは、前記ＤＣ／ＤＣ用クロックに基づくクロックである構成としてもよい（第３の構成）。

また、上記第１から第３のいずれかの構成において、制御ロジック部と、ＤＣ／ＤＣコンバータ用の回路ブロックである１つ以上のＤＣ／ＤＣブロックと、前記制御ロジック部用のシステムクロックを生成する第１オシレータと、前記ＤＣ／ＤＣブロック用のＤＣ／ＤＣ用クロックを生成する第２オシレータと、を有し、前記クロックを、前記システムクロックに基づくクロックとするか、前記ＤＣ／ＤＣ用クロックに基づくクロックとするかを設定可能である構成としてもよい（第４の構成）。

また、本発明の一態様に係る半導体装置システムは、マスターとしての上記いずれかの構成の半導体装置と、スレーブとしての上記いずれかの構成の１つ以上の半導体装置と、を有し、前記マスターとしての前記半導体装置は、前記クロックを出力し、前記スレーブとしての前記半導体装置は、前記クロックを入力される構成としている（第５の構成）。

また、上記第５の構成において、前記マスターとしての前記半導体装置の有する前記クロック端子と、前記スレーブとしての前記半導体装置の有する前記クロック端子とに接続されるクロックラインと、前記マスターとしての前記半導体装置の有する前記データ端子と、前記スレーブとしての前記半導体装置の有する前記データ端子とに接続されるデータラインと、を有する構成としてもよい（第６の構成）。

また、上記第５または第６の構成において、前記マスターおよび前記スレーブとしての前記半導体装置は、ＤＣ／ＤＣコンバータ用の回路ブロックである１つ以上のＤＣ／ＤＣブロックを有する構成としてもよい（第７の構成）。

また、本発明の一態様に係る車載システムは、上記第７の構成の半導体装置システムと、前記ＤＣ／ＤＣブロックにより生成される電源電圧を供給されるＳＯＣ（System-on-a-chip）と、を有する構成としている（第８の構成）。

また、上記第８の構成において、前記ＳＯＣは、ＥＣＵ（Electronic Control Unit）用のＳＯＣである構成としてもよい（第９の構成）。

本発明の半導体装置によれば、端子数の削減を可能とする。

本発明の例示的な実施形態に係るＰＭＩＣシステムの構成を示す図である。 本発明の例示的な実施形態に係るＰＭＩＣシステムの動作を示す図である（システムクロックの同期が設定された場合）。 本発明の例示的な実施形態に係るＰＭＩＣシステムの動作を示す図である（ＤＣ／ＤＣ用クロックの同期が設定された場合）。 第１クロックとデータの波形例を示すタイミングチャートである。 第２クロックとデータの波形例を示すタイミングチャートである。 車載システムの一例を示す図である。 参考例に係るＰＭＩＣシステムの構成を示す図である。

＜参考例＞
まず、本発明の実施形態について説明する前に、本発明の実施形態の特長を理解するための参考例について説明する。図７は、参考例に係るＰＭＩＣシステム５００の構成を示す図である。

図７に示すＰＭＩＣシステム（半導体装置システム）５００は、ＰＭＩＣ１０，１１，１２と、クロックライン２０と、データライン２５と、同期クロックライン３０と、を有する。

ＰＭＩＣ１０，１１，１２は、いずれも、第１オシレータ１と、第２オシレータ２と、ＤＣ／ＤＣブロック３Ａ，３Ｂと、制御ロジック部４と、を１つのＩＣチップに集積化して有し、当該ＩＣチップをパッケージ化して構成される半導体装置（半導体パッケージ）である。

図７の例では、ＰＭＩＣ１０は、マスターとして設定され、ＰＭＩＣ１１，１２は、それぞれスレーブとして設定される。ただし、ＰＭＩＣ１０，１１，１２は、いずれもマスターとスレーブの両方に設定可能である。すなわち、ＰＭＩＣ１０をスレーブに、ＰＭＩＣ１１，１２をそれぞれマスターに設定することも可能である。なお、スレーブとして用いるＰＭＩＣは、図７の例のように２個に限らず、１個であっても、３個以上であってもよい。

第１オシレータ１は、制御ロジック部４用のシステムクロックを生成する。第２オシレータ２は、ＤＣ／ＤＣブロック３Ａ，３Ｂ用のＤＣ／ＤＣ用クロックを生成する。ＤＣ／ＤＣブロック３Ａ，３Ｂは、ＤＣ／ＤＣコンバータ用の回路ブロックである。

ＤＣ／ＤＣブロック３Ａ，３Ｂは、一例として、ＤＣ／ＤＣコントローラ、ドライバ、およびスイッチングアームを有する。スイッチングアームは、ＤＣ電源電圧とグランド電位との間に直列に接続されるハイサイドのスイッチング素子とローサイドのスイッチング素子とから構成される。スイッチング素子は、例えばＭＯＳＦＥＴやＩＧＢＴにより構成される。スイッチングアームに接続されるインダクタやコンデンサは、ＰＭＩＣ１０，１１，１２の外部に配置される。

なお、ＤＣ／ＤＣブロック３Ａ，３Ｂは、ＤＣ／ＤＣコントローラのみとして構成し、ＰＭＩＣ１０，１１，１２の外部にドライバやスイッチング素子等を配置してもよい。また、ＰＭＩＣに設けられるＤＣ／ＤＣブロックは、図７に示すような２個に限らず、１個以上であればよい。すなわち、ＰＭＩＣに設けられるＤＣ／ＤＣブロックは、例えば１個や３個であってもよい。

第２オシレータ２により生成されるＤＣ／ＤＣ用クロックの周波数は、ＤＣ／ＤＣブロック３Ａ，３Ｂによりスイッチング素子が駆動されるときのスイッチング周波数を規定する。

制御ロジック部４は、ＰＭＩＣ１０，１１，１２の各部を制御する。また、制御ロジック部４は、後述するデータ転送用のデータを生成する。

また、ＰＭＩＣ１０，１１，１２は、外部との電気的接続を確立するための外部端子（リード端子）として、クロック端子Ｔ１１と、データ端子Ｔ１２と、同期クロック端子Ｔ１３と、を有する。なお、ＰＭＩＣ１０，１１，１２は、図７では図示を省略しているが、例えば電源端子、イネーブル端子等の他の外部端子も有している。

ＰＭＩＣ１０，１１，１２のそれぞれのクロック端子Ｔ１１は、ＰＭＩＣ１０，１１，１２の外部に配置されるクロックライン２０に接続される。ＰＭＩＣ１０，１１，１２のそれぞれのデータ端子Ｔ１２は、ＰＭＩＣ１０，１１，１２の外部に配置されるデータライン２５に接続される。

マスターとしてのＰＭＩＣ１０は、自身のクロック端子Ｔ１１からデータ転送用のデータクロックＤ_ＣＬＫを出力する。出力されたデータクロックＤ_ＣＬＫは、クロックライン２０を介して、スレーブとしてのＰＭＩＣ１１，１２のそれぞれのクロック端子Ｔ１１に入力される。

マスターとしてのＰＭＩＣ１０は、自身が出力するデータクロックＤ_ＣＬＫに同期させて、自身のデータ端子Ｔ１２からデータＤＴを出力する。出力されたデータＤＴは、データライン２５を介してスレーブとしてのＰＭＩＣ１１，１２のデータ端子Ｔ１２に入力される。また、スレーブとしてのＰＭＩＣ１１，１２は、ＰＭＩＣ１０から出力されるデータクロックＤ_ＣＬＫに同期させて、自身のデータ端子Ｔ１２からデータＤＴを出力する。出力されたデータＤＴは、データライン２５を介してＰＭＩＣ１０のデータ端子Ｔ１２に入力される。すなわち、データ転送は、マスターとスレーブとの間で双方向に行うことができる。

なお、ＰＭＩＣ１０からのデータクロックＤ_ＣＬＫの出力は、データ転送時にのみ行われ、それ以外のときには行われない。また、データ転送方式は、Ｉ２Ｃ等、特に問わない。

また、ＰＭＩＣ１０，１１，１２のそれぞれの同期クロック端子Ｔ１３は、同期クロックライン３０に接続される。マスターとしてのＰＭＩＣ１０は、自身の第１オシレータ１により生成されるシステムクロックを同期クロックＳＹＮ_ＣＬＫとして自身の同期クロック端子Ｔ１３から出力する。出力された同期クロックＳＹＮ_ＣＬＫは、同期クロックライン３０を介してスレーブとしてのＰＭＩＣ１１，１２のそれぞれの同期クロック端子Ｔ１３に入力される。ＰＭＩＣ１１，１２は、入力された同期クロックＳＹＮ_ＣＬＫを自身の制御ロジック部４用のシステムクロックとして使用する。これにより、マスターとスレーブとの間でシステムクロックを同期させることができる。

なお、マスターとしてのＰＭＩＣ１０は、自身の第２オシレータ２により生成されるＤＣ／ＤＣ用クロックを同期クロックＳＹＮ_ＣＬＫとして自身の同期クロック端子Ｔ１３から出力してもよい。この場合、出力された同期クロックＳＹＮ_ＣＬＫは、同期クロックライン３０を介してスレーブとしてのＰＭＩＣ１１，１２のそれぞれの同期クロック端子Ｔ１３に入力される。ＰＭＩＣ１１，１２は、入力された同期クロックＳＹＮ_ＣＬＫを自身のＤＣ／ＤＣブロック３Ａ，３Ｂ用のＤＣ／ＤＣ用クロックとして使用する。これにより、マスターとスレーブとの間でＤＣ／ＤＣ用クロックを同期させることができる。

このように、図７に示す構成では、マスターのＰＭＩＣとスレーブのＰＭＩＣとの間でクロックの同期を行うことが可能であるが、同期用に専用の端子である同期クロック端子Ｔ１３が必要となり、ＰＭＩＣのパッケージ小型化が阻まれる課題がある。そこで、後述する本発明の実施形態では、図７に示す構成を改善することにより、ＰＭＩＣの端子数を削減しつつも、クロックの同期を可能としている。

＜ＰＭＩＣシステムの構成＞
以下、本発明の例示的な実施形態について説明する。図１は、本発明の例示的な実施形態に係るＰＭＩＣシステム５０の構成を示す図である。ここでは、先述した図７に示した参考例に係る構成との相違点について主に述べる。

図１に示すＰＭＩＣシステム５０は、マスターとしてのＰＭＩＣ１０と、スレーブとしてのＰＭＩＣ１１，１２と、クロックライン２０と、データライン２５と、を有する。

ＰＭＩＣシステム１０，１１，１２は、それぞれ参考例に係る構成と同様の第１オシレータ１、第２オシレータ２、ＤＣ／ＤＣブロック３Ａ，３Ｂ、および制御ロジック４に加え、ＯＴＰ（One Time Programmable）メモリ５を１つのＩＣチップに集積化して有している。

また、ＰＭＩＣ１０，１１，１２は、参考例に係る構成と異なり、同期クロック端子Ｔ１３を有していない。これにより、ＰＭＩＣシステム５０は、参考例に係る構成と異なり、同期クロックライン３０（図７）を有していない。

＜ＰＭＩＣシステムの動作＞
このような構成のＰＭＩＣシステム５０の動作について述べる。ここで、ＰＭＩＣシステム５０においては、ＰＭＩＣ１０，１１，１２のそれぞれのＯＴＰメモリ５にあらかじめ、システムクロックとＤＣ／ＤＣ用クロックのいずれを同期させるかが設定される。

システムクロックの同期がＯＴＰメモリ５に設定されている場合、次の動作となる。図２に示すように、マスターとしてのＰＭＩＣ１０は、自身の第１オシレータ１により生成されるシステムクロックを第１クロックＣＬＫ１として自身のクロック端子Ｔ１１から出力する。出力された第１クロックＣＬＫ１は、クロックライン２０を介してスレーブとしてのＰＭＩＣ１１，１２のそれぞれのクロック端子Ｔ１１に入力される。ＰＭＩＣ１１，１２は、入力された第１クロックＣＬＫ１を自身の制御ロジック部４用のシステムクロックとして使用する。これにより、マスターとスレーブとの間でシステムクロックを同期させることができる。このとき、スレーブとしてのＰＭＩＣ１１，１２は、自身の第１オシレータ１の動作を停止させてもよいし、自身の第１オシレータ１により生成されるシステムクロックを使用しないようにしてもよい。

ここで、本実施形態の特長として、マスターであるＰＭＩＣ１０は、後述するデータ転送時であるか否かにかかわらず、常に第１クロックＣＬＫ１を自身のクロック端子Ｔ１１から出力する。

データ転送時は以下の動作となる。マスターとしてのＰＭＩＣ１０は、自身が出力する第１クロックＣＬＫ１に同期させて、自身のデータ端子Ｔ１２からデータＤＴを出力する。出力されたデータＤＴは、データライン２５を介してスレーブとしてのＰＭＩＣ１１，１２のデータ端子Ｔ１２に入力される。また、スレーブとしてのＰＭＩＣ１１，１２は、ＰＭＩＣ１０から出力される第１クロックＣＬＫ１に同期させて、自身のデータ端子Ｔ１２からデータＤＴを出力する。出力されたデータＤＴは、データライン２５を介してＰＭＩＣ１０のデータ端子Ｔ１２に入力される。すなわち、データ転送は、マスターとスレーブとの間で双方向に行うことができる。

ここで、図４は、第１クロックＣＬＫ１と、マスターであるＰＭＩＣ１０、またはスレーブであるＰＭＣＩ１１，１２が出力するデータＤＴの波形例を示すタイミングチャートである。第１クロックＣＬＫ１は、所定の周波数ｆ１でハイレベルとローレベルが交互に繰り返されるパルス波形である。周波数ｆ１は、例えば１ＭＨｚである。

図４に示す破線で示すタイミングは、データＤＴのハイレベルまたはローレベルを出力するタイミングである。すなわち、図４に示すように、データＤＴは、第１クロックＣＬＫ１の立上りエッジ／立下りエッジを受けて次のエッジまでにハイレベルまたはローレベルが出力される。このようにして、データＤＴは、第１クロックＣＬＫ１と同期されて出力される。

このように本実施形態では、システムクロックの同期とデータ転送とで第１クロックＣＬＫ１を共用するので、参考例に係る構成（図７）のような同期クロック端子Ｔ１３が不要となる。

一方、ＤＣ／ＤＣ用クロックの同期がＯＴＰメモリ５に設定されている場合、次の動作となる。図３に示すように、マスターとしてのＰＭＩＣ１０は、自身の第２オシレータ２により生成されるＤＣ／ＤＣ用クロックを第２クロックＣＬＫ２として自身のクロック端子Ｔ１１から出力する。出力された第２クロックＣＬＫ２は、クロックライン２０を介してスレーブとしてのＰＭＩＣ１１，１２のそれぞれのクロック端子Ｔ１１に入力される。ＰＭＩＣ１１，１２は、入力された第２クロックＣＬＫ２を自身のＤＣ／ＤＣブロック３Ａ，３Ｂ用のＤＣ／ＤＣ用クロックとして使用する。これにより、マスターとスレーブとの間でＤＣ／ＤＣ用クロックを同期させることができる。このとき、スレーブとしてのＰＭＩＣ１１，１２は、自身の第２オシレータ２の動作を停止させてもよいし、自身の第２オシレータ２により生成されるＤＣ／ＤＣ用クロックを使用しないようにしてもよい。

ここで、本実施形態の特長として、マスターであるＰＭＩＣ１０は、後述するデータ転送時であるか否かにかかわらず、常に第２クロックＣＬＫ２を自身のクロック端子Ｔ１１から出力する。

データ転送時は以下の動作となる。マスターとしてのＰＭＩＣ１０は、自身が出力する第２クロックＣＬＫ２に同期させて、自身のデータ端子Ｔ１２からデータＤＴを出力する。出力されたデータＤＴは、データライン２５を介してスレーブとしてのＰＭＩＣ１１，１２のデータ端子Ｔ１２に入力される。また、スレーブとしてのＰＭＩＣ１１，１２は、ＰＭＩＣ１０から出力される第２クロックＣＬＫ２に同期させて、自身のデータ端子Ｔ１２からデータＤＴを出力する。出力されたデータＤＴは、データライン２５を介してＰＭＩＣ１０のデータ端子Ｔ１２に入力される。すなわち、データ転送は、マスターとスレーブとの間で双方向に行うことができる。

ここで、図５は、第２クロックＣＬＫ２と、マスターであるＰＭＩＣ１０、またはスレーブであるＰＭＣＩ１１，１２が出力するデータＤＴの波形例を示すタイミングチャートである。第２クロックＣＬＫ２は、所定の周波数ｆ２でハイレベルとローレベルが交互に繰り返されるパルス波形である。周波数ｆ２は、周波数ｆ１よりも高く、例えば４ＭＨｚである。

図５に示す破線で示すタイミングは、データＤＴのハイレベルまたはローレベルを出力するタイミングである。すなわち、図５に示すように、第２クロックＣＬＫ２の１回目の立上りエッジから５回目の立上りエッジまでの期間を一区間Ｔとして、データＤＴは、第２クロックＣＬＫ２の１回目の立上りエッジを受けて３回目の立上りエッジまでにハイレベルまたはローレベルが出力され、第２クロックＣＬＫ２の３回目の立上りエッジを受けて５回目の立上りエッジまでにハイレベルまたはローレベルが出力される。このような出力が一区間Ｔごとに行われることで、データＤＴは、第２クロックＣＬＫ２と同期されて出力される。

このように本実施形態では、ＤＣ／ＤＣ用クロックの同期とデータ転送とで第２クロックＣＬＫ２を共用するので、参考例に係る構成（図７）のような同期クロック端子Ｔ１３が不要となる。

以上のように、本実施形態では、参考例に係る構成のような同期クロック端子Ｔ１３が不要となるので、端子数を削減することが可能となり、ＰＭＩＣのパッケージ小型化を図ることができる。

なお、クロックを出力するインタフェースおよびデータを出力するインタフェースは、例えば、オープンドレインにより構成してもよいし、プッシュプル回路により構成してもよい。インタフェースをオープンドレインにより構成する場合は、クロックライン２０およびデータライン２５を抵抗により電源電圧にプルアップさせる。

＜ＰＭＩＣの適用例＞
図６は、先述した本発明の実施形態に係るＰＭＩＣシステムの適用対象例としての車載システム９０を示すブロック図である。

図６に示す車載システム９０は、ＰＭＩＣ６０と、ＳＯＣ（System-on-a-chip）７０と、ＰＭＩＣシステム６５と、ＳＯＣ７１と、ＭＣＵ（マイコン）８０と、を有している。

ＳＯＣ７０は、車載カメラ用のＳＯＣであり、ＰＭＩＣ６０から電源電圧を供給される。なお、図６では、ＰＭＩＣ６０および後述するＰＭＩＣ６１，６２，６３は、それぞれ一例として、３チャンネルのＤＣ／ＤＣブロックを有している。

ＰＭＩＣシステム６５は、マスターとしてのＰＭＩＣ６１と、スレーブとしてのＰＭＩＣ６２，６３と、を有する。すなわち、ＰＭＩＣ６１は、先述した実施形態のＰＭＩＣ１０に相当し、ＰＭＩＣ６２，６３は、先述した実施形態のＰＭＩＣ１１，１２に相当する。

ＳＯＣ７１は、ＥＣＵ（Electronic Control Unit）用のＳＯＣであり、ＰＭＩＣ６１，６２，６３から電源電圧を供給される。ＳＯＣ７１は、ＳＯＣ７０よりも多くの電力が必要であるため、３個のＰＭＩＣから電源電圧を供給される。

ＭＣＵ８０は、ＳＯＣ７０，７１を監視するマイコンである。

＜その他＞
なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、ＰＭＩＣに利用することができる。

１ 第１オシレータ
２ 第２オシレータ
３Ａ，３Ｂ ＤＣ／ＤＣブロック
４ 制御ロジック部
５ ＯＴＰメモリ
１０，１１，１２ ＰＭＩＣ
２０ クロックライン
２５ データライン
３０ 同期クロックライン
５０，５００ ＰＭＩＣシステム
６０，６１，６２，６３ ＰＭＩＣ
６５ ＰＭＩＣシステム
７０，７１ ＳＯＣ
８０ ＭＣＵ
９０ 車載システム
Ｔ１１ クロック端子
Ｔ１２ データ端子
Ｔ１３ 同期クロック端子

Claims (9)

1. クロックを入出力可能なクロック端子と、
   データを入出力可能なデータ端子と、
   を有し、
   前記データ端子からは、前記クロック端子に入力または前記クロック端子から出力される前記クロックに同期させた前記データを出力し、
   前記クロック端子から前記クロックを出力する場合、前記データのデータ転送時であるか否かにかかわらず前記クロックを出力する、半導体装置。
2. 制御ロジック部と、
   前記制御ロジック部用のシステムクロックを生成する第１オシレータと、
   を有し、
   前記クロックは、前記システムクロックに基づくクロックである、請求項１に記載の半導体装置。
3. ＤＣ／ＤＣコンバータ用の回路ブロックである１つ以上のＤＣ／ＤＣブロックと、
   前記ＤＣ／ＤＣブロック用のＤＣ／ＤＣ用クロックを生成する第２オシレータと、
   を有し、
   前記クロックは、前記ＤＣ／ＤＣ用クロックに基づくクロックである、請求項１または請求項２に記載の半導体装置。
4. 制御ロジック部と、
   ＤＣ／ＤＣコンバータ用の回路ブロックである１つ以上のＤＣ／ＤＣブロックと、
   前記制御ロジック部用のシステムクロックを生成する第１オシレータと、
   前記ＤＣ／ＤＣブロック用のＤＣ／ＤＣ用クロックを生成する第２オシレータと、
   を有し、
   前記クロックを、前記システムクロックに基づくクロックとするか、前記ＤＣ／ＤＣ用クロックに基づくクロックとするかを設定可能である、請求項１から請求項３のいずれか１項に記載の半導体装置。
5. マスターとしての請求項１から請求項４のいずれか１項に記載の半導体装置と、
   スレーブとしての請求項１から請求項４のいずれか１項に記載の１つ以上の半導体装置と、を有し、
   前記マスターとしての前記半導体装置は、前記クロックを出力し、
   前記スレーブとしての前記半導体装置は、前記クロックを入力される、半導体装置システム。
6. 前記マスターとしての前記半導体装置の有する前記クロック端子と、前記スレーブとしての前記半導体装置の有する前記クロック端子とに接続されるクロックラインと、
   前記マスターとしての前記半導体装置の有する前記データ端子と、前記スレーブとしての前記半導体装置の有する前記データ端子とに接続されるデータラインと、を有する、請求項５に記載の半導体装置システム。
7. 前記マスターおよび前記スレーブとしての前記半導体装置は、ＤＣ／ＤＣコンバータ用の回路ブロックである１つ以上のＤＣ／ＤＣブロックを有する、請求項５または請求項６に記載の半導体装置システム。
8. 請求項７に記載の半導体装置システムと、
   前記ＤＣ／ＤＣブロックにより生成される電源電圧を供給されるＳＯＣ（System-on-a-chip）と、を有する、車載システム。
9. 前記ＳＯＣは、ＥＣＵ（Electronic Control Unit）用のＳＯＣである、請求項８に記載の車載システム。

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