CN103633945B - 源同步高速串行接口的时钟通路前端放大电路 - Google Patents

源同步高速串行接口的时钟通路前端放大电路 Download PDF

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Abstract

本发明公开了一种源同步高速串行接口时钟通路前端放大电路，包括：低通滤波器模块，用于从高速输出CP/CN提取用于表征占空比的低频分量；放大器模块，用于实现低频分量的放大和共模电平的调整；交流耦合模块，用于实现共模电平的移位和第一级级放大器输入翻转点的调整；级放大电路，用于实现小信号的放大。本发明提出了一种带占空比校准的前端放大电路。采用pi阻抗匹配实现共模阻抗和差模阻抗的分别匹配降低反射，采用两级ESD保护降低寄生效应，中低合适的处理可以降低链路的抖动预算。

Description

源同步高速串行接口的时钟通路前端放大电路
技术领域
本发明涉及模拟集成电路设计高速串行接口技术领域，特别涉及一种源同步高速串行接口的时钟通路前端放大电路。
背景技术
随着CMOS集成电路工艺快速发展，单颗芯片的处理能力飞速提高，并行接口已经不能满足处理器通信、信息存储、光纤通信等领域的高带宽需求。高速串行接口由于具有高单引脚带宽、低的开关输出噪声和EMI辐射、PCB布线简单、成本低等优点已广泛应用于板间高端芯片互连，包含高性能处理器、高性能DSP、高性能互连交换芯片等。
目前，串行接口主要由系统同步、源同步和自同步三种构架。源同步由于具有如下特点在高性能处理器和多通道数据交换领域得到广泛应用。
（1）依靠数据和时钟的相关性来实现动态噪声的跟踪，因此时钟恢复电路简单、功耗低、噪声容限高；
（2）不需要编/解码,带宽利用率高，延迟小。
图1是源同步时钟构架的串行接口的典型构架。发送端用一个时钟综合器（ClockSynthesizer）产生半速时钟，经过时钟传输模块（Clock Distribution）把时钟送到前向时钟通道和各个数据通道，前向完全时钟通道和数据通道采用相同的设计和版图来保持噪声的相关性；同样在PCB设计上也要求时钟通道和数据通道的走线长度和周围尽量相同，这样保证接收端看到的时钟和数据由于时钟综合器和信道串扰引起的噪声具有相关性，实现动态噪声的跟踪。
理想情况下，时钟和数据应该同时到达接收端，链路可以跟踪任何频率的相关噪声。在实际中由于封装，PCB走线等时钟信道和数据信道不可能完全匹配。假设fbit为数据码率，fjitter可追踪的最大噪声频率，可允许的时钟通道和数据通道的延迟失配显然，此时接收时钟的占空比失真噪声不能追踪，因此，时钟接收通路必须有足够的占空比校准能力。另外为了提高链路的噪声追踪能力，需要提高时钟噪声和数据噪声的相关性，同时降低时钟和数据的非相关噪声。
发明内容
（一）要解决的技术问题
本发明所要解决的技术问题是：如何提供一种高速串行接口中时钟接收端低噪声产生前端放大电路，其既能在引入低噪声的前提下实现输入时钟的占空比稳定，又能保证时钟和数据的相关性中低频噪声的通过，保证链路的噪声容限。
（二）技术方案
为解决上述问题，本发明提供一种源同步高速串行接口时钟通路前端放大电路，包括：与数据通路前端放大具有相同的ESD保护电路和pi型阻抗匹配电路；
低通滤波器模块，其从高速输出CP/CN提取用于表征占空比的低频分量；
放大器模块，用于实现低频分量的放大和共模电平的调整；
交流耦合模块，用于实现共模电平的移位和第一级放大器输入翻转点的调整；
级放大电路，用于实现小信号的放大。
优选地，所述ESD保护电路包括：
第一级ESD保护二级管、保护电阻和第二级ESD保护管。
优选地，所述pi型阻抗匹配电路可调整电阻阵列和差模阻抗调整电阻。
优选地，所述放大器模块包括折叠差分对输入管、主级放大器以及差分放大器。
优选地，所述交流耦合模块包括MOS电容和共模反馈电阻。
优选地，所述级放大电路包括4级CML电路级联，位于前两级的增益高于后两级的增益，位于后两级的驱动高于前两级的驱动。
优选地，主极点设置在主级放大器的输出端，滤波网络由电阻和第一电容串联后与第二电容并联组成，所述第一电容大于第二电容；在形成一个主极点的同时，电阻和第一电容形成一个左半平面的零点，电阻和第二电容形成另外一个高频极点，左半平面的零点用于抵消输出端VOP/VON的次主极点。
优选地，其与数据前端放大电路采用相同的电源域，且采用片上解耦电容来滤除电源上的高频噪声
（三）有益效果
本发明提出了一种带占空比校准的前端放大电路。采用pi阻抗匹配实现共模阻抗和差模阻抗的分别匹配降低反射，采用两级ESD保护降低寄生效应，中低合适的处理可以降低链路的抖动预算。
附图说明
图1为源同步时钟构架的串行接口的典型构架；
图2为依照本发明实施例的源同步高速串口接收端时钟方案的结构示意图；
图3为依照本发明实施例的阻抗匹配和ESD保护的结构示意图；
图4为依照本发明实施例的级放大电路单元的结构示意图；
图5为依照本发明实施例的低通滤波器电路的结构示意图；
图6为依照本发明实施例的放大器电路结构示意图；
图7为依照本发明实施例的AC耦合电路模块的结构示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
图2给出了本发明提出的源同步高速串口接收端时钟方案的方框图。如图2所示，整个源同步高速串口接收端由时钟通道前端20（Clock Frontend）、数据通道前端18（DataFrontend）和时钟数据恢复单元19（Clock Data Recovery）组成。其中时钟通道前端20和数据通道前端18用于把经过信道衰减的时钟和数据信号放大到CML（Current Mode Logic）电平，时钟数据恢复单元19用于调整时钟相位使其位于眼图中间，并锁存出高速串行数据Dout。时钟通道前端20由ESD保护与阻抗匹配网络2（ESD&Rterm）和时钟预放大3（ClockPre_amp）构成；数据通道前端18由ESD保护与阻抗匹配网络5（ESD&Rterm）和均衡和预防大6（Equalization&Pre_amp）构成；时钟数据恢复单元由多相时钟产生单元8（Multi PhaseGeneration）、相位旋转器16（PI）、时钟数据恢复逻辑17（CDR Logic）以及锁存器7（Latch）构成。
阻抗匹配和ESD保护是高速串行接口接收端的关键模块，直接关系到接收信号的完整性，进而影响链路的误码率。为了保证时钟和数据噪声的相关性，本发明提出时钟前端放大和数据前端放大采用相同的阻抗匹配和ESD电路设计和版图设计。本发明采用图3所示的阻抗匹配和ESD保护电路。
如图3所示，本发明采用pi型阻抗匹配网路25，由可调整电阻阵列24和差分输入端并联电阻29构成。本发明用可调整电阻阵列24来实现匹配电阻调整，实现对工艺偏差的校准，可调整电阻阵列24采用32个2K的单元电阻并联39和二进制编码的15个可配置并联电阻单元35、36、37、38来实现，且配置电阻单元中的配置NMOS管40均采用高压管，这种设计带来两个好处：
（1）可配置电阻单元的数量少，由此引入的寄生效应和电阻在不同输入电压下的阻值变化小；
（2）NMOS管的过驱动电压较大，由输入电压变化引起的电阻变化小进一步降低。跨接于差分输入端并联电阻29用于降低差模匹配电阻，实现差模阻抗和共模阻抗的分别匹配，这是由于差分线的耦合作用，使差模阻抗比共模阻抗小，因此需要差模阻抗和共模阻抗分别匹配。
其中，ESD保护电路采用两级结构如图3所示，由第一级ESD保护管26、缓冲电阻27和第二级ESD保护管28组成。
相比于一级ESD保护电路，本实施例中ESD保护电路采用小面积的二极管实现相同的ESD耐压，从而有效降低由于ESD电路引入的寄生电容，提高链路接收端的信号完整性。
时钟预放大模块是高速串行接口时钟通路前端放大的核心模块。要求在引入较少的不相关噪声的前提下对输入的小振幅时钟放大到满摆幅并为后级提供驱动能力，同时实现占空比校准。
图2可知，时钟预放大模块由交流耦合模块9（AC Couple），级放大器10、11、12、13，低通滤波器14（LPF），放大器模块15（AMP）构成。
级放大器10、11、12、13采用4级级联提供足够的增益和驱动能力，级放大单元采用经典的CML电路，利用电阻作为负载，考虑到输入信号为经过信道衰减的信号，振幅会较小，因此前两级放大器10和11有可能工作在放大区，处于放大区工作的CML电路会引入噪声，这部分噪声为时钟和数据的不相关噪声，链路不能追踪。本发明前两级放大器10和11具有较高的增益，将小振幅的输入时钟迅速放大到满摆幅，降低级放大电路引入的噪声；后两级放大器12和13具有较强的驱动能力驱动后续负载，保证级放大器13输出CN/CP具有相同的上升沿和下降沿，确保通过低通滤波器得到的低频信号是输出CN/CP占空比的直接反映，参考图4。
其中，低通滤波器14（LPF）用于提取CN/CP中的低频分量表征CN/CP的占空比。如图5所示低通滤波器采用一级的RC滤波，其中R的值不能取的太小，较小的R值会明显加重图2中级放大器13的负载，在版图设计中R要放在距离图2中级放大器13的输出最近的地方来降低寄生效应，同时为了保证通过滤波器得出的低频分量是CN/CP占空比的真实反映，设计上电阻和电容要取的完全一样，版图上要完全对称且周围环境相同。
放大器模块15如图6所示，本发明采用折叠式共源共栅结构，折叠差分对输入管55、56有较大的共模输入范围，可以保证图2中低通滤波器14（LPF）的输出VFB_P/VFB_N有效放大；主级放大器66采用共源共栅结构提高增益；差分放大器65作为共模反馈的第一级，把从图2中交流耦合模块9（AC Couple）反馈回来的共模电压VFBCM与设定的共模电压VCMREF的误差放大，转换为单端输出VER1，主级放大器66在共模反馈环路中等价为以57、58并联为输入管的共源共栅放大级。放大器模块的offset直接叠加到图2中时钟CN/CP直流分量上，决定了占空比较准的偏差，本发明中放大器模块的差分对输出管55、56和电流源管57、58、59、60均采用大尺寸的L和W，一方面可以降低放大器输入端的offset，另一方面可以提高运放的低频增益，可以降低由于环路的有限增益效应引起的占空比偏差。
如图6所示，VI_P/VI_N为运放的差分输入，OP/ON为运放的差分输出，VCMFB为共模反馈电压输入端，VCMREF为参考共模电压输入端，NRF为NMOS电流源偏置电压，NBIAS主放大器66共栅NMOS管偏置电压，PBIAS为主放大器66共栅PMOS管偏置电压。
其中，AC耦合模块如图7所示，其基本功能是把VIP/VIN的输入信号通过交流耦合把共模电压移到合适电平上，实现图2中CP/CN占空比的调整和控制，同时AC耦合模块中64是全差分放大器15（AMP）第二级。交流耦合通过MOS电容47、48来实现；共模电平调整通过和图2中放大器模块15构成的共模控制环路实现，由共模反馈电阻51、52分压的共模电压VCMF反馈给放大器模块15（AMP），通过调整偏置电流的大小实现共模点的调整；占空比调整通过控制VOP/VON直流分量的高低来调整图2中第一级放大器10（BUF1）的翻转点实现。
本发明环路第一主极点设置在主级放大器66的输出端。滤波网络64如图6所示，由小电阻61和第一电容62串联，再和一个第二电容63并联组成，第一电容62大于第二电容63。在形成一个主极点的同时，电阻61和第一电容62形成一个左半平面的零点，电阻61和第二电容63形成另外一个高频极点。图7 AC耦合模块中偏置调整模块53与全差分放大器一起组成一个两级放大器，53的输出端VOP/VON是高阻节点，为了保证信号完整性耦合电容47、48都要求取较大值，因此在偏置调整模块53的输出端VOP/VON会形成一个低频极点。本发明利用主级放大器的输出端产生的零点抵消53的输出端VOP/VON的低频极点，在相同的相位裕度下，可以实现更高环路带宽，这带来两个好处：（1）高带宽意味较小的滤波电容，可以节省芯片面积；
（2）高带宽可以加快低频噪声（包括电压抖动、温度漂移、低频串扰、闪烁噪声等）引起的占空比失真追踪速度，降低时钟jitter，提高链路的噪声容限。
电源、地及偏置的处理。电源、地及偏置的不稳定，会增加时钟的确定性噪声（DJ，Deterministic Jitter），如果处理不好会占用链路的抖动预算。在源同步高速串口中，依靠时钟和数据的相关性实现中低频抖动的追踪，因此保证时钟和数据抖动的相关性至关重要。本发明中时钟前端放大（图2中20）和数据前端放大（图2中18）采用相同的电源域，且采用大量的片上解耦电容来滤除电源上的高频噪声，同样偏置电压也都来自同偏置产生模块，采用足够的滤波电容滤除高频噪声。这样可以保证可追踪的中低频率抖动的相关性，降低不能追踪的高频抖动。
通过结合附图对本发明具体实施例的描述，本发明的其它方面及特征对本领域的技术人员而言是显而易见的。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (4)

1.一种源同步高速串行接口的时钟通路前端放大电路，其特征在于，包括：
与数据通路前端放大电路具有相同的ESD保护电路和pi型阻抗匹配电路；所述ESD保护电路包括：第一级ESD保护管、保护电阻和第二级ESD保护管；所述pi型阻抗匹配电路由可调整电阻阵列和差模阻抗调整电阻构成；
低通滤波器模块，其从级放大电路高速输出(CP/CN)提取用于表征占空比的低频分量；
放大器模块，用于实现对低通滤波器输出的低频分量进行放大和交流耦合模块输出的共模电平进行调整；
交流耦合模块，用于实现对放大器模块输出的共模电平进行移位和第一级放大器输入翻转点的调整；
级放大电路，包括4级电流型逻辑CML电路级联，位于前两级的增益高于后两级的增益，位于后两级的驱动高于前两级的驱动，用于实现对所述交流耦合模块的输出信号进行放大。
2.如权利要求1所述的时钟通路前端放大电路，其特征在于，所述放大器模块包括折叠差分对输入管、主级放大器以及差分放大器。
3.如权利要求1所述的时钟通路前端放大电路，其特征在于，所述交流耦合模块包括MOS电容和共模反馈电阻。
4.如权利要求2所述的时钟通路前端放大电路，其特征在于，主极点设置在主级放大器的输出端，滤波网络由电阻和第一电容串联后与第二电容并联组成，所述第一电容大于第二电容；在形成一个主极点的同时，电阻和第一电容形成一个左半平面的零点，电阻和第二电容形成另外一个高频极点，左半平面的零点用于抵消输出端(VOP)或者输出端(VON)的次主极点。
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