JPH04137910A - 可変遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、差動増幅器と電界効果トランジスタ（以下
、Ｆ　Ｅ　Ｔという。）を用いた可変遅延回路について
のものである。

［従来の技術］ 次に、従来技術による可変遅延回路を第４図と第５図に
より説明する。

第４図は複数個のＬＣ遅延素子ＤＬを直列に接続し、こ
れらをスイッチＳで適当に短終させ、遅延時間を段階的
に切り換えるものである。

第５図は遅延素子ＤＬにバリキャップダイオードを用い
、この容量を外部制御の電１ｔ）ｉｉ［Ｅで変え、遅延
時間を連続的に変えるものである。

［発明が解決しようとする課題］ ｗ４４図や第５図のＬＣを用いた遅延回路では、遅延時
間を変えるとインピーダンスも変わってしまう。このた
め、入出力端子間と遅延素子間のインピーダンス整合が
困難になり、ジッタの抑制ができない。また、立上り・
立下りエツジに対するインピーダンス変化や信号ｍ失が
大きいので、微小パルスの遅延ができない。

この発明は、差動増幅器とＦＥＴで遅延回路を構成し、
遅延時間を変えても入力インピーダンスの変化、立上り
・立下りエツジによる入力インピーダンスの変化が少な
く、かつジッダが少なくパルス幅が細くならない可変遅
延回路の提供を目的とする。

［課題を解決するための手段］ この目的を達成するため、この発明では、入力１Ａに入
力ｖ１を入力する差動槽＠器１と、差動槽＠器１の出力
Ｖｏ、にソースを接続するＦ　Ｅ　’Ｉ’　２と、差動
増幅器１の出力Ｖ。２にソースを接続するＦＥＴ３と、
ＦＥＴ２のゲートとＦＥＴ３のゲートに接続されるｍｉ
［４とを備え、Ｆ　Ｅ　Ｔ　２のドレインとＦＥＴ３の
ドレインを差動増幅器１の入力１Ｂに接続して差動槽＠
器１のスレショルド電圧とし、電源４の電圧を変えるこ
とによりＦＥＴ２とＦ　Ｅ　”Ｉ’　３の動作抵抗を変
え、差動増幅器１のスレショルド電圧を制御して差動増
幅器１の遅延時間を変える。

［イヤ用］ 次に、この発明による可変遅延回路の構成を第１図によ
り説明する。ｊＩＩ図の１は差動増幅器、２と３はＦＥ
　Ｔ、４はｔｍ源である。

入力電圧Ｖｌは差動増幅器１の入力１Ａに接続される。

ＦＥ　Ｔ　２・３は差動増幅器１の出力Ｖ。１・ｖｏ、
の間に直列に接続され、出力Ｖｏ、にＦＥＴ２のソース
が接続され、出力Ｖｏ２にＦ　Ｅ　Ｔ３のソースが接続
される。ＦＥＴ２・３のドレインはともに差動増［ｉｔ
ｌの入力１Ｂへ接続され、ＦＥＴ２・３のゲートには電
源４の電圧が印加される。

入力ｖ１はＥＣレベル信号であり、ｖｌが「■（」のと
き出力Ｖ。１はｒ　ＨＪである。このとき、ＶＯ２は「
Ｌ」で出力Ｖｏ、・ｖ０２は反転関係になっている。

差動増幅器１の出力Ｖ。、またはＶ。２は、差動増幅器
１の入力１Ｂのスレショルド電圧をＶ、が越えると出力
は反転する。

Ｆ　Ｅ　ＴＪの動作抵抗をＲ１、Ｆ　Ｅ　Ｔ２の動作抵
抗をＲ，とすると、スレショルド電圧Ｖ　Ｒ，＋は次式
で与えられる。

Ｖ　Ｒ＊　ｆの値は差動増幅器１の出力Ｖ。、がｒＨＪ
、Ｖｏ２が「Ｌ」の場合と出力ｖ。１がｒＬＪ、ｖｏ２
がｒ　ＨＪの場合によりｊｆＴＺ図に示すようにＶ　Ｒ
＊　ｆ　Ｉ、Ｖゎｆ２と移動する。スレショルド電圧Ｖ
　Ｒｅ　ｔ　＋、Ｖ　ｓｉ　＊　ｔ　２の移動により遅
延時間が決まる。

第３図に示すようにＦＥＴ２・３のゲート電圧をＷＬ１
４の電圧で変えると、動作抵抗Ｒ１・Ｒ２が変わり、遅
延時間を連続的に変えることができる。遅延時間はＲ２
とＲ２の比で決まり、入力端子のインピーダンス変化や
信号損失がないので、ジッタがなくかつ、パルス幅が細
くならない遅延回路ができる。

第１図の遅延回路を複数個接続すわば、遅延時間を増や
すことができる。

［発明の効果］ この発明によれば、差動増幅器とＦＥＴで遅延回路を構
成しているので、遅延時間の可変による入力インピーダ
ンスの変化、立上り・立下り、エツジによる入力インピ
ーダンスの変化がなくなり、ジッタが少なくなり、パル
ス幅が細くならない可変遅延回路を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明による可変遅延回路の構成図、第２図
は入力■、と出力Ｖｏ、の関係説明図、第３図はＦＥＴ
２・３のゲート・ソース間電圧とドレイン・ソース間抵
抗の関係図、第４図と第５図は従来技術による可変遅延
回路の構成図である。 １・・・・・・差動増幅器、２・３・・・・・・ＦＥＴ
　（電界効果トランジスタ）、４・・・・・・電源。 代理人　　弁理士　　小　俣　欽　司 第 図 遅延時間 遅延時間 第 図 第 図 場 ＝ ： 」 第 図

Claims (1)

1. 【特許請求の範囲】 １、第１の入力（１Ａ）に入力Ｖ＿１を入力する差動増
   幅器（１）と、 差動増幅器（１）の第１の出力Ｖ＿ｏ＿１にソースを接
   続する第１の電界効果トランジスタ（２）と、 差動増幅器（１）の第２の出力Ｖ＿ｏ＿２にソースを接
   続する第２の電界効果トランジスタ（３）と、 第１の電界効果トランジスタ（２）のゲートと第２の電
   界効果トランジスタ（３）のゲートに接続される電源（
   ４）とを備え、 第１の電界効果トランジスタ（２）のドレインと第２の
   電界効果トランジスタ（３）のドレインを差動増幅器（
   １）の第２の入力（１Ｂ）に接続して差動増幅器（１）
   のスレショルド電圧とし、電源（４）の電圧を変えるこ
   とにより第１の電界効果トランジスタ（２）と第２の電
   界効果トランジスタ（３）の動作抵抗を変え、差動増幅
   器（１）のスレショルド電圧を制御して差動増幅器（１
   ）の遅延時間を変えることを特徴とする可変遅延回路。