JPH1155105A - リタイミング回路 - Google Patents
リタイミング回路Info
- Publication number
- JPH1155105A JPH1155105A JP9218986A JP21898697A JPH1155105A JP H1155105 A JPH1155105 A JP H1155105A JP 9218986 A JP9218986 A JP 9218986A JP 21898697 A JP21898697 A JP 21898697A JP H1155105 A JPH1155105 A JP H1155105A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- data signal
- terminal
- transmission line
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 高速リタイミングを実現する。
【解決手段】 複数の三端子可変容量Ｘの制御端子１を
クロック信号が伝播される伝送線路ＷＧ１〜ＷＧｍに接
続し、第１の電極端子２をデータ信号が伝播される伝送
線路ＷＤ１〜ＷＤｍに接続し、第２の電極端子３を共通
に接地又は直流電源に接続し、入力したデータ信号をク
ロック信号に同期させて出力させる。
クロック信号が伝播される伝送線路ＷＧ１〜ＷＧｍに接
続し、第１の電極端子２をデータ信号が伝播される伝送
線路ＷＤ１〜ＷＤｍに接続し、第２の電極端子３を共通
に接地又は直流電源に接続し、入力したデータ信号をク
ロック信号に同期させて出力させる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ信号をクロ
ック信号に同期させるためのリタイミング回路に係り、
特に高速化を図ったリタイミング回路に関するものであ
る。
ック信号に同期させるためのリタイミング回路に係り、
特に高速化を図ったリタイミング回路に関するものであ
る。
【０００２】
【従来の技術】リタイミング回路は、ディジタル論理回
路を構成する上で不可欠な要素回路であり、従来では、
クロック信号入力に同期してデータ信号入力値を更新す
るフリップフロップ回路によって実現されていた。特に
高速動作が必要となる用途では、エミッタ結合論理回路
（ＥＣＬ）やソース結合ＦＥＴ論理回路（ＳＣＦＬ）な
どの電流切替型の論理回路が一般的であった。フリップ
フロップ回路の電流切替型による構成例として、図１３
に代表されるマスタースレーブ型フリップフロップ回路
がある。
路を構成する上で不可欠な要素回路であり、従来では、
クロック信号入力に同期してデータ信号入力値を更新す
るフリップフロップ回路によって実現されていた。特に
高速動作が必要となる用途では、エミッタ結合論理回路
（ＥＣＬ）やソース結合ＦＥＴ論理回路（ＳＣＦＬ）な
どの電流切替型の論理回路が一般的であった。フリップ
フロップ回路の電流切替型による構成例として、図１３
に代表されるマスタースレーブ型フリップフロップ回路
がある。
【０００３】図１３において、Ｒｎ（ｎ＝１〜４）は抵
抗、ＸＴｎ（ｎ＝１〜２２）はトランジスタ、ＸＤｎ
（ｎ＝１〜８）はダイオード、ＤＴ、ＤＣは相補入力デ
ータ信号、ＱＴ、ＱＣは相補出力データ信号、ＣＴ，Ｃ
Ｃは相補入力クロック信号、ＶＤＤは高電位側電源、Ｖ
ＳＳは低電位側電源、ＶＣＳは制御信号である。
抗、ＸＴｎ（ｎ＝１〜２２）はトランジスタ、ＸＤｎ
（ｎ＝１〜８）はダイオード、ＤＴ、ＤＣは相補入力デ
ータ信号、ＱＴ、ＱＣは相補出力データ信号、ＣＴ，Ｃ
Ｃは相補入力クロック信号、ＶＤＤは高電位側電源、Ｖ
ＳＳは低電位側電源、ＶＣＳは制御信号である。
【０００４】マスタ側となる初段のフリップフロップ回
路（ＸＴ１〜ＸＴ１１）と、スレーブ側となる次段のフ
リップフロップ回路（ＸＴ１２〜ＸＴ２２）が相補クロ
ック信号ＣＴ、ＣＣに応じて相反的に動作し、相補入力
データ信号ＤＴ、ＤＣの保持／更新の動作が行われる。
路（ＸＴ１〜ＸＴ１１）と、スレーブ側となる次段のフ
リップフロップ回路（ＸＴ１２〜ＸＴ２２）が相補クロ
ック信号ＣＴ、ＣＣに応じて相反的に動作し、相補入力
データ信号ＤＴ、ＤＣの保持／更新の動作が行われる。
【０００５】この回路では、マスタ側、スレーブ側それ
ぞれにおいて、データ読込用差動対（ＸＴ１，ＸＴ２、
およびＸＴ１２，ＸＴ１３）と、データ保持用差動対
（ＸＴ４，ＸＴ５、およびＸＴ１５，ＸＴ１６）が、下
段のクロック入力用トランジスタ（ＸＴ３，ＸＴ６，Ｘ
Ｔ１４，ＸＴ１７）で電流切り替えされる構成となって
いる。
ぞれにおいて、データ読込用差動対（ＸＴ１，ＸＴ２、
およびＸＴ１２，ＸＴ１３）と、データ保持用差動対
（ＸＴ４，ＸＴ５、およびＸＴ１５，ＸＴ１６）が、下
段のクロック入力用トランジスタ（ＸＴ３，ＸＴ６，Ｘ
Ｔ１４，ＸＴ１７）で電流切り替えされる構成となって
いる。
【０００６】
【発明が解決しようとする課題】ところで、リタイミン
グ回路の高速化技術は、高速光通信のアプリケーション
を有し、また半導体デバイスへの要求性能を緩和する意
味でも有用である。
グ回路の高速化技術は、高速光通信のアプリケーション
を有し、また半導体デバイスへの要求性能を緩和する意
味でも有用である。
【０００７】しかしながら、図１３に示したような多数
のトランジスタを用いる回路では、１００Ｇbit/s超級
の高速動作には不向きである。実際に、マスタースレー
ブ型フリップフロップ回路の動作速度にみる性能は、使
用するトランジスタ性能の３０％程度に留まる。例え
ば、１００Ｇbit/sで動作するフリップフロップ回路実
現のためには、電流利得遮断周波数が３００ＧＨｚを超
える極限性能のトランジスタが必要となる。
のトランジスタを用いる回路では、１００Ｇbit/s超級
の高速動作には不向きである。実際に、マスタースレー
ブ型フリップフロップ回路の動作速度にみる性能は、使
用するトランジスタ性能の３０％程度に留まる。例え
ば、１００Ｇbit/sで動作するフリップフロップ回路実
現のためには、電流利得遮断周波数が３００ＧＨｚを超
える極限性能のトランジスタが必要となる。
【０００８】また、従来のディジタル論理回路において
は、トランジスタをはじめとする回路構成要素は、その
物理的な大きさを無視した集中定数素子として扱われて
いるが、高周波領域では、トランジスタの寄生容量や寄
生抵抗成分は集中定数的な負荷として見え、信号周波数
の増大に伴いその影響が増大する。
は、トランジスタをはじめとする回路構成要素は、その
物理的な大きさを無視した集中定数素子として扱われて
いるが、高周波領域では、トランジスタの寄生容量や寄
生抵抗成分は集中定数的な負荷として見え、信号周波数
の増大に伴いその影響が増大する。
【０００９】さらに、フリップフロップ回路では信号の
保持動作を行うためにフィードバックを用いており、こ
のフィードバック動作に要するデータの遅延時間がデー
タパルス幅に近似する場合、正常動作が行われなくな
る。
保持動作を行うためにフィードバックを用いており、こ
のフィードバック動作に要するデータの遅延時間がデー
タパルス幅に近似する場合、正常動作が行われなくな
る。
【００１０】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、リタイミング回路において、
集中定数型回路で問題となるＣＲ時定数による信号劣化
の防止およびフィードバック遅延による動作速度律速要
因の除去を図り、以てリタイミング動作の高速化を実現
することである。
ものであり、その目的は、リタイミング回路において、
集中定数型回路で問題となるＣＲ時定数による信号劣化
の防止およびフィードバック遅延による動作速度律速要
因の除去を図り、以てリタイミング動作の高速化を実現
することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、データ信号を伝播させる伝送線路と接
地又は直流電源との間の容量をクロック信号によって変
調させ、前記データ信号を前記クロック信号に同期させ
るよう構成した。第２の発明は、第１の発明において、
制御電圧によって容量が変化する三端子可変容量を複数
個用い、該各三端子可変容量の制御端子を第１の伝送線
路に接続し、前記各三端子可変容量の第１の電極端子を
第２の伝送線路に接続し、前記各三端子可変容量の第２
の電極端子を共通の直流電源又は接地に接続し、前記第
１の伝送線路の一端をクロック信号入力端子に接続する
と共に他端を終端抵抗を介して直流電源に接続し、前記
第２の伝送線路の一端をデータ信号入力端子に接続する
と共に他端をデータ信号出力端子に接続して構成した。
第３の発明は、第１の発明において、制御電圧によって
容量が変化する三端子可変容量を具備し、該三端子可変
容量の制御端子を第１の伝送線路として、その一端をク
ロック信号入力端子に接続すると共に他端を終端抵抗を
介して直流電源に接続し、前記三端子可変容量の第１の
電極端子を第２の伝送線路として、その一端をデータ信
号入力端子に接続すると共に他端をデータ信号出力端子
に接続し、前記三端子可変容量の第２の電極端子を第３
の伝送線路として、該第３の伝送線路を直流電源又は接
地に接続して構成した。第４の発明は、第２又は第３の
発明において、前記三端子可変容量が、前記制御端子に
印加する電圧に比例して前記第１の電極端子と前記第２
の電極端子との間の容量を変化する特性を有し、前記ク
ロック信号の立ち下がりエッジのタイミングが前記デー
タ信号の立ち下がりエッジのタイミングに先んじている
とき、前記データ信号の立ち下がりエッジを前記クロッ
ク信号の立ち下がりエッジに同期させるよう構成した。
第５の発明は、第２又は第３の発明において、前記三端
子可変容量が、前記制御端子に印加する電圧に反比例し
て前記第１の電極端子と前記第２の電極端子との間の容
量を変化する特性を有し、前記データ信号の立ち上がり
エッジのタイミングが前記クロック信号の立ち上がりエ
ッジのタイミングに先んじているとき、前記データ信号
の立ち上がりエッジを前記クロック信号の立ち上がりエ
ッジに同期させるよう構成した。第６の発明は、第１の
発明において、前記データ信号を伝播させる伝送線路と
前記接地又は直流電源との間の基板を半導体基板とし、
該半導体基板に対して光クロック信号を照射して当該半
導体基板の容量を変調させるよう構成した。第７の発明
は、第６の発明において、前記半導体基板が、前記光ク
ロック信号の光強度に比例して容量を変化する特性を有
し、前記クロック信号の立ち下がりエッジのタイミング
が前記データ信号の立ち下がりエッジのタイミングに先
んじているとき、前記データ信号の立ち下がりエッジを
前記クロック信号の立ち下がりエッジに同期させるよう
構成した。第８の発明は、第６の発明において、前記半
導体基板が、前記光クロック信号の光強度に反比例して
容量を変化する特性を有し、前記データ信号の立ち上が
りエッジのタイミングが前記クロック信号の立ち上がり
エッジのタイミングに先んじているとき、前記データ信
号の立ち上がりエッジを前記クロック信号の立ち上がり
エッジに同期させるよう構成した。
の第１の発明は、データ信号を伝播させる伝送線路と接
地又は直流電源との間の容量をクロック信号によって変
調させ、前記データ信号を前記クロック信号に同期させ
るよう構成した。第２の発明は、第１の発明において、
制御電圧によって容量が変化する三端子可変容量を複数
個用い、該各三端子可変容量の制御端子を第１の伝送線
路に接続し、前記各三端子可変容量の第１の電極端子を
第２の伝送線路に接続し、前記各三端子可変容量の第２
の電極端子を共通の直流電源又は接地に接続し、前記第
１の伝送線路の一端をクロック信号入力端子に接続する
と共に他端を終端抵抗を介して直流電源に接続し、前記
第２の伝送線路の一端をデータ信号入力端子に接続する
と共に他端をデータ信号出力端子に接続して構成した。
第３の発明は、第１の発明において、制御電圧によって
容量が変化する三端子可変容量を具備し、該三端子可変
容量の制御端子を第１の伝送線路として、その一端をク
ロック信号入力端子に接続すると共に他端を終端抵抗を
介して直流電源に接続し、前記三端子可変容量の第１の
電極端子を第２の伝送線路として、その一端をデータ信
号入力端子に接続すると共に他端をデータ信号出力端子
に接続し、前記三端子可変容量の第２の電極端子を第３
の伝送線路として、該第３の伝送線路を直流電源又は接
地に接続して構成した。第４の発明は、第２又は第３の
発明において、前記三端子可変容量が、前記制御端子に
印加する電圧に比例して前記第１の電極端子と前記第２
の電極端子との間の容量を変化する特性を有し、前記ク
ロック信号の立ち下がりエッジのタイミングが前記デー
タ信号の立ち下がりエッジのタイミングに先んじている
とき、前記データ信号の立ち下がりエッジを前記クロッ
ク信号の立ち下がりエッジに同期させるよう構成した。
第５の発明は、第２又は第３の発明において、前記三端
子可変容量が、前記制御端子に印加する電圧に反比例し
て前記第１の電極端子と前記第２の電極端子との間の容
量を変化する特性を有し、前記データ信号の立ち上がり
エッジのタイミングが前記クロック信号の立ち上がりエ
ッジのタイミングに先んじているとき、前記データ信号
の立ち上がりエッジを前記クロック信号の立ち上がりエ
ッジに同期させるよう構成した。第６の発明は、第１の
発明において、前記データ信号を伝播させる伝送線路と
前記接地又は直流電源との間の基板を半導体基板とし、
該半導体基板に対して光クロック信号を照射して当該半
導体基板の容量を変調させるよう構成した。第７の発明
は、第６の発明において、前記半導体基板が、前記光ク
ロック信号の光強度に比例して容量を変化する特性を有
し、前記クロック信号の立ち下がりエッジのタイミング
が前記データ信号の立ち下がりエッジのタイミングに先
んじているとき、前記データ信号の立ち下がりエッジを
前記クロック信号の立ち下がりエッジに同期させるよう
構成した。第８の発明は、第６の発明において、前記半
導体基板が、前記光クロック信号の光強度に反比例して
容量を変化する特性を有し、前記データ信号の立ち上が
りエッジのタイミングが前記クロック信号の立ち上がり
エッジのタイミングに先んじているとき、前記データ信
号の立ち上がりエッジを前記クロック信号の立ち上がり
エッジに同期させるよう構成した。
【００１２】
［第１の実施の形態］図１は本発明の第１の実施の形態
のリタイミング回路を示す図である。図中、ＷＤ１〜Ｗ
Ｄｍはデータ信号を伝播する伝送線路、ＷＧ１〜ＷＧｍ
はクロック信号を伝播する伝送線路である。Ｘ１〜Ｘｍ
は三端子可変容量、ＲＴはクロック信号を伝播する伝送
線路の終端抵抗、Ｅ１，Ｅ２は直流電源、Ｄinはデータ
信号入力端子、ＣＫinはクロック信号入力端子、Ｄout
はデータ信号出力端子である。なお、ｍは整数である。
のリタイミング回路を示す図である。図中、ＷＤ１〜Ｗ
Ｄｍはデータ信号を伝播する伝送線路、ＷＧ１〜ＷＧｍ
はクロック信号を伝播する伝送線路である。Ｘ１〜Ｘｍ
は三端子可変容量、ＲＴはクロック信号を伝播する伝送
線路の終端抵抗、Ｅ１，Ｅ２は直流電源、Ｄinはデータ
信号入力端子、ＣＫinはクロック信号入力端子、Ｄout
はデータ信号出力端子である。なお、ｍは整数である。
【００１３】図２の（ａ）は上記した三端子可変容量素
子Ｘ（Ｘ１〜Ｘｍ）の等価回路を示す図である。便宜
上、制御端子１への入力電圧Ｖinの変化に対する電極端
子２−電極端子３間の容量（静電容量）値の依存性（特
性）を、図２の（ｂ）の実線で示すように特定する。こ
の図２の（ｂ）に示すものは、説明のために用いる依存
性であり、容量は入力電圧Ｖinレベルに対する単調増加
（比例）関数で記述される。なお、この関数は任意であ
り、破線で示すような単調減少（反比例）関数で記述さ
れるもの、あるいは他の関数で記述されるものであって
もよい。
子Ｘ（Ｘ１〜Ｘｍ）の等価回路を示す図である。便宜
上、制御端子１への入力電圧Ｖinの変化に対する電極端
子２−電極端子３間の容量（静電容量）値の依存性（特
性）を、図２の（ｂ）の実線で示すように特定する。こ
の図２の（ｂ）に示すものは、説明のために用いる依存
性であり、容量は入力電圧Ｖinレベルに対する単調増加
（比例）関数で記述される。なお、この関数は任意であ
り、破線で示すような単調減少（反比例）関数で記述さ
れるもの、あるいは他の関数で記述されるものであって
もよい。
【００１４】さて、一般的な伝送線路は図３に示すよう
な等価回路で表される。ここで、伝送線路の単位長当り
のインダクタンス成分をＬｏ、単位長当りの容量成分を
Ｃｏとすれば、この伝送線路は、特性インピーダンスＺ
と伝播定数γ、 Ｚ＝（Ｌｏ／Ｃｏ）1/2 ・・・（１） γ＝ｊω（Ｌｏ・Ｃｏ）1/2 ・・・（２） の２変数をもって特徴付けられる。ここで、ｊは虚数単
位、ωは角周波数である。このとき、伝送線路上の信号
進行波の伝播速度ｖは、 ｖ＝１／（Ｌｏ・Ｃｏ）1/2 ・・・（３） である。
な等価回路で表される。ここで、伝送線路の単位長当り
のインダクタンス成分をＬｏ、単位長当りの容量成分を
Ｃｏとすれば、この伝送線路は、特性インピーダンスＺ
と伝播定数γ、 Ｚ＝（Ｌｏ／Ｃｏ）1/2 ・・・（１） γ＝ｊω（Ｌｏ・Ｃｏ）1/2 ・・・（２） の２変数をもって特徴付けられる。ここで、ｊは虚数単
位、ωは角周波数である。このとき、伝送線路上の信号
進行波の伝播速度ｖは、 ｖ＝１／（Ｌｏ・Ｃｏ）1/2 ・・・（３） である。
【００１５】いま、クロック信号を図４に示す正弦波で
与える場合を考える。このクロック信号は最低電圧値が
ＶL、最高電圧値がＶHである。また、三端子可変容量
は、図５に示すように、クロック電圧がＶLでＣLなる容
量値を、ＶHでＣH（＞ＣL）なる容量値をとるものとす
る。そして、クロック電圧が次に示す中心電圧ＶC ＶC＝（ＶL＋ＶH）／２ ・・・（４） であるとき、データ信号が伝播する伝送線路ＷＤ１〜Ｗ
Ｄｍ上と、クロック信号が伝播する伝送線路ＷＧ１〜Ｗ
Ｇｍ上の信号進行波の伝播速度が等しくなるものとす
る。
与える場合を考える。このクロック信号は最低電圧値が
ＶL、最高電圧値がＶHである。また、三端子可変容量
は、図５に示すように、クロック電圧がＶLでＣLなる容
量値を、ＶHでＣH（＞ＣL）なる容量値をとるものとす
る。そして、クロック電圧が次に示す中心電圧ＶC ＶC＝（ＶL＋ＶH）／２ ・・・（４） であるとき、データ信号が伝播する伝送線路ＷＤ１〜Ｗ
Ｄｍ上と、クロック信号が伝播する伝送線路ＷＧ１〜Ｗ
Ｇｍ上の信号進行波の伝播速度が等しくなるものとす
る。
【００１６】すなわち、クロック信号の電圧値がＶCで
あるときの三端子可変容量の容量値がＣM、クロック信
号の伝播する伝送線路ＷＧ１〜ＷＧｍの容量成分が
ＣCK、同インダクタンス成分がＬCK、データ信号の伝播
する伝送線路ＷＤ１〜ＷＤｍの容量成分がＣDT、同イン
ダクタンス成分がＬDTであるとき、これらの間には、式
（３）から、 １／（ＬCK・ＣCL）1/2＝１／｛ＬDT（ＣDT＋ＣM）｝1/2・・・（５） なる関係式が成立するものとする。左の項がクロック信
号の伝播速度、右の項がデータ信号の伝播速度である。
あるときの三端子可変容量の容量値がＣM、クロック信
号の伝播する伝送線路ＷＧ１〜ＷＧｍの容量成分が
ＣCK、同インダクタンス成分がＬCK、データ信号の伝播
する伝送線路ＷＤ１〜ＷＤｍの容量成分がＣDT、同イン
ダクタンス成分がＬDTであるとき、これらの間には、式
（３）から、 １／（ＬCK・ＣCL）1/2＝１／｛ＬDT（ＣDT＋ＣM）｝1/2・・・（５） なる関係式が成立するものとする。左の項がクロック信
号の伝播速度、右の項がデータ信号の伝播速度である。
【００１７】一方、クロック信号の電圧値がＶHである
とき、データ信号波の伝播速度ｖｓは、 ｖｓ＝１／｛ＬCT（ＣDT＋ＣH）｝1/2 ・・・（６） であり、また、クロック信号の電圧値がＶLにあると
き、データ信号の伝播速度ｖｆは、 ｖｆ＝１／｛ＬDT（ＣDT＋ＣL）｝1/2 ・・・（７） である。以上の式（６）、（７）において、ＣH＞ＣLで
あるので、ｖｓ＜ＶCK＜ｖｆとなる。ＶCKはクロック信
号の伝播速度である。
とき、データ信号波の伝播速度ｖｓは、 ｖｓ＝１／｛ＬCT（ＣDT＋ＣH）｝1/2 ・・・（６） であり、また、クロック信号の電圧値がＶLにあると
き、データ信号の伝播速度ｖｆは、 ｖｆ＝１／｛ＬDT（ＣDT＋ＣL）｝1/2 ・・・（７） である。以上の式（６）、（７）において、ＣH＞ＣLで
あるので、ｖｓ＜ＶCK＜ｖｆとなる。ＶCKはクロック信
号の伝播速度である。
【００１８】したがって、クロック信号とデータ信号
が、図６のＡ１に示すタイミング（データ信号の立ち上
がりエッジがクロック信号の立ち上がりエッジよりも先
んじている。）で入力された場合は、データ信号の立ち
上がりエッジのタイミングでのクロック電圧は中心電圧
ＶCより小さいので、データ信号の伝播速度はクロック
信号のそれより大きくなる。また、立ち下がりエッジの
タイミングでのクロック電圧はいので、データ信号の伝
播速度はクロック信号のそれより小さくなる。クロック
信号が中心電圧ＶCをとるタイミングでは、データ信号
とクロック信号の速度が整合する（同じになる）ので、
立ち上がりエッジの進み、立ち下がりエッジの遅れは、
クロック信号が中心電圧ＶCをとるタイミングで終了す
る。
が、図６のＡ１に示すタイミング（データ信号の立ち上
がりエッジがクロック信号の立ち上がりエッジよりも先
んじている。）で入力された場合は、データ信号の立ち
上がりエッジのタイミングでのクロック電圧は中心電圧
ＶCより小さいので、データ信号の伝播速度はクロック
信号のそれより大きくなる。また、立ち下がりエッジの
タイミングでのクロック電圧はいので、データ信号の伝
播速度はクロック信号のそれより小さくなる。クロック
信号が中心電圧ＶCをとるタイミングでは、データ信号
とクロック信号の速度が整合する（同じになる）ので、
立ち上がりエッジの進み、立ち下がりエッジの遅れは、
クロック信号が中心電圧ＶCをとるタイミングで終了す
る。
【００１９】以上の結果、データ信号のパルス幅は伝播
に伴い拡大し、回路が一切能動素子を含まないことに起
因して、信号波の波高は減少する。結局、信号の伝播に
したがって、図６のＡ２のような波形整形を受けること
になる。
に伴い拡大し、回路が一切能動素子を含まないことに起
因して、信号波の波高は減少する。結局、信号の伝播に
したがって、図６のＡ２のような波形整形を受けること
になる。
【００２０】一方、クロック信号とデータ信号が、図６
のＢ１に示すタイミング（クロック信号の立ち下がりエ
ッジがデータ信号の立ち下がりエッジよりも先んじてい
る。）で入力された場合は、データ信号の立ち上がりエ
ッジのタイミングでのクロック電圧は、中心電圧ＶCよ
り大きく、データ信号の伝播速度はクロック信号のそれ
よりも小さくなる。また、データ信号の立ち下がりエッ
ジのタイミングでのクロック電圧は、中心電圧ＶCより
小さく、データ信号の伝播速度はクロック信号のそれよ
りも大きくなる。
のＢ１に示すタイミング（クロック信号の立ち下がりエ
ッジがデータ信号の立ち下がりエッジよりも先んじてい
る。）で入力された場合は、データ信号の立ち上がりエ
ッジのタイミングでのクロック電圧は、中心電圧ＶCよ
り大きく、データ信号の伝播速度はクロック信号のそれ
よりも小さくなる。また、データ信号の立ち下がりエッ
ジのタイミングでのクロック電圧は、中心電圧ＶCより
小さく、データ信号の伝播速度はクロック信号のそれよ
りも大きくなる。
【００２１】この場合、データ信号のパルス幅は伝播に
伴い収縮し、回路が一切能動素子を含まないことに起因
して、信号波の波高は増大する。クロック信号が中心の
電圧ＶＣとなると、線路間の速度整合が図られているた
め、こうした波形整形効果はデータ信号のエッジがクロ
ック信号電圧がＶCとなるタイミングに揃った時点で終
了する。
伴い収縮し、回路が一切能動素子を含まないことに起因
して、信号波の波高は増大する。クロック信号が中心の
電圧ＶＣとなると、線路間の速度整合が図られているた
め、こうした波形整形効果はデータ信号のエッジがクロ
ック信号電圧がＶCとなるタイミングに揃った時点で終
了する。
【００２２】以上のように、データ信号、クロック信号
の伝播に伴い、図６のＡ１の場合には図６のＡ２に示す
ような波形整形効果が、また図６のＢ１の場合には図６
のＢ２に示すような波形整形効果が実現される。特に、
図６のＢ１のように、クロック信号の立ち下がりエッジ
のタイミングがデータ信号の立ち下がりエッジのタイミ
ングに先んじているときには、クロック信号の立ち下が
りエッジにデータ信号の立ち下がりエッジが同期して出
力される。本実施の形態では、このように伝送線路上の
信号進行波の伝播速度をクロック信号によって変調させ
ることによって、クロック信号にデータ信号を同期させ
るリタイミング動作を実現するものである。
の伝播に伴い、図６のＡ１の場合には図６のＡ２に示す
ような波形整形効果が、また図６のＢ１の場合には図６
のＢ２に示すような波形整形効果が実現される。特に、
図６のＢ１のように、クロック信号の立ち下がりエッジ
のタイミングがデータ信号の立ち下がりエッジのタイミ
ングに先んじているときには、クロック信号の立ち下が
りエッジにデータ信号の立ち下がりエッジが同期して出
力される。本実施の形態では、このように伝送線路上の
信号進行波の伝播速度をクロック信号によって変調させ
ることによって、クロック信号にデータ信号を同期させ
るリタイミング動作を実現するものである。
【００２３】従って、図７の（ａ）に示すように、デー
タ信号にタイミングジッタがある場合には、（ｂ）に示
す出力信号は、（ｃ）に示すクロック信号の立ち下がり
エッジに同期してそのジッタが除去される。図８はこの
ジッタ除去のシミュレーションの結果を示す図で、
（ａ）は入力データの波形、（ｂ）は出力データの波形
である。
タ信号にタイミングジッタがある場合には、（ｂ）に示
す出力信号は、（ｃ）に示すクロック信号の立ち下がり
エッジに同期してそのジッタが除去される。図８はこの
ジッタ除去のシミュレーションの結果を示す図で、
（ａ）は入力データの波形、（ｂ）は出力データの波形
である。
【００２４】なお、以上の説明は、三端子可変容量Ｘ１
〜Ｘｍが図２の（ｂ）の実線あるいは図５に示した単調
増加特性を示す場合についてであるが、図２の（ｂ）の
破線に示す単調減少特性を示す場合には、前記の式
（６）、（７）において、ＣH＜ＣLとなるので、ｖｆ＜
ＶCK＜ｖｓとなる。したがって、この場合は、データ信
号の立ち上がりエッジのタイミングがクロック信号の立
ち上がりエッジのタイミングに先んじているときに、デ
ータ信号の立ち上がりエッジがクロック信号の立ち上が
りエッジに同期される（図９のＡ１−Ａ２参照）。
〜Ｘｍが図２の（ｂ）の実線あるいは図５に示した単調
増加特性を示す場合についてであるが、図２の（ｂ）の
破線に示す単調減少特性を示す場合には、前記の式
（６）、（７）において、ＣH＜ＣLとなるので、ｖｆ＜
ＶCK＜ｖｓとなる。したがって、この場合は、データ信
号の立ち上がりエッジのタイミングがクロック信号の立
ち上がりエッジのタイミングに先んじているときに、デ
ータ信号の立ち上がりエッジがクロック信号の立ち上が
りエッジに同期される（図９のＡ１−Ａ２参照）。
【００２５】［第２の実施の形態］図１０は第２の実施
の形態のリタイミング回路を示す図である。ＷＧは図２
に示した三端子可変容量Ｘの端子１を構成する伝送線
路、ＷＤは同三端子可変容量Ｘの端子２を構成する伝送
線路、ＷＳは同三端子可変容量Ｘの端子３を構成する伝
送線路である。他は図１と同じである。
の形態のリタイミング回路を示す図である。ＷＧは図２
に示した三端子可変容量Ｘの端子１を構成する伝送線
路、ＷＤは同三端子可変容量Ｘの端子２を構成する伝送
線路、ＷＳは同三端子可変容量Ｘの端子３を構成する伝
送線路である。他は図１と同じである。
【００２６】この実施の形態は、図１に示したリタイミ
ング回路のｍを無限大とした極限と考えることができ
る。したがって、第１の実施の形態で説明した動作原理
に準じて高速のリタイミングを行うことができる。三端
子可変容量Ｘが図２の（ａ）の実線で示す単調増加特性
の場合は図６で説明したリタイミング動作が、また図２
の（ｂ）の破線で示す単調減少特性の場合は図９で説明
したリタイミング動作が、各々行われる。
ング回路のｍを無限大とした極限と考えることができ
る。したがって、第１の実施の形態で説明した動作原理
に準じて高速のリタイミングを行うことができる。三端
子可変容量Ｘが図２の（ａ）の実線で示す単調増加特性
の場合は図６で説明したリタイミング動作が、また図２
の（ｂ）の破線で示す単調減少特性の場合は図９で説明
したリタイミング動作が、各々行われる。
【００２７】［第３の実施の形態］図１１、図１２は第
３の実施の形態のリタイミング回路を示す図である。こ
こでは、クロック信号として光信号を用いる。高抵抗半
導体にそのバンドギャプ以上のエネルギーをもつ光を入
射させると光起電力効果が生じることが知られている。
例えば、ショットキー接合に光を入射させると、電子・
ホール対の生成／再結合の過程で空乏層厚が変調を受け
る。これは、空乏層容量の変調を意味し、光信号により
容量を変化できる三端子可変容量を半導体基板部分に構
成することができる。この空乏層容量の変化は、光照射
により生ずる電子・ホール対の密度のある範囲において
比例傾向を示し、別のある範囲においては反比例傾向を
示す。すなわち、空乏層容量は、照射する光の強度のあ
る範囲において比例傾向を示し、別のある範囲において
は反比例傾向を示す。
３の実施の形態のリタイミング回路を示す図である。こ
こでは、クロック信号として光信号を用いる。高抵抗半
導体にそのバンドギャプ以上のエネルギーをもつ光を入
射させると光起電力効果が生じることが知られている。
例えば、ショットキー接合に光を入射させると、電子・
ホール対の生成／再結合の過程で空乏層厚が変調を受け
る。これは、空乏層容量の変調を意味し、光信号により
容量を変化できる三端子可変容量を半導体基板部分に構
成することができる。この空乏層容量の変化は、光照射
により生ずる電子・ホール対の密度のある範囲において
比例傾向を示し、別のある範囲においては反比例傾向を
示す。すなわち、空乏層容量は、照射する光の強度のあ
る範囲において比例傾向を示し、別のある範囲において
は反比例傾向を示す。
【００２８】図１１において、１１は半導体基板であ
り、その上面にデータ信号（電気信号）を伝播する線路
１２がオーミック又はショットキー的にパターン形成さ
れている。１３，１４は接地又は電圧が印加されるオー
ミックパターンからなる線路である。これら線路１２〜
１４でコプレーナ線路が構成される。１５は光ファイバ
等からなる複数の光導波路であり、入射端から入射され
た光クロック信号がその光出射先端から線路１２のデー
タ信号伝播方向に沿って線路１２下の半導体基板１１に
照射されている。この光導波路１５は、線路１２のデー
タ信号入力側よりもデータ信号出力側が光路長が長くな
るように個々についてその長さを設定し、その光伝播遅
延により各光導波路１５の光出射端から照射される光ク
ロックの位相を調整している。図１２は半導体基板１１
内に光導波路１６を埋め込んだものである。この図１２
における光信号の位相差の生成は、導波路上の伝播遅延
を利用している。
り、その上面にデータ信号（電気信号）を伝播する線路
１２がオーミック又はショットキー的にパターン形成さ
れている。１３，１４は接地又は電圧が印加されるオー
ミックパターンからなる線路である。これら線路１２〜
１４でコプレーナ線路が構成される。１５は光ファイバ
等からなる複数の光導波路であり、入射端から入射され
た光クロック信号がその光出射先端から線路１２のデー
タ信号伝播方向に沿って線路１２下の半導体基板１１に
照射されている。この光導波路１５は、線路１２のデー
タ信号入力側よりもデータ信号出力側が光路長が長くな
るように個々についてその長さを設定し、その光伝播遅
延により各光導波路１５の光出射端から照射される光ク
ロックの位相を調整している。図１２は半導体基板１１
内に光導波路１６を埋め込んだものである。この図１２
における光信号の位相差の生成は、導波路上の伝播遅延
を利用している。
【００２９】図１１，図１２の構成は、基本的には光入
射による半導体基板の誘電率変化（容量変化）を用いる
点で共通であるが、図１１は光導波路１５を複数個並列
に配置して、電気信号の伝播する線路１２下の半導体基
板１１に個々に光を直接入射させ半導体基板１１の誘電
率を変調するものである。図１２は光導波路１６を半導
体基板１１内に埋め込み、光導波路自身の誘電率変調を
用いるものである。
射による半導体基板の誘電率変化（容量変化）を用いる
点で共通であるが、図１１は光導波路１５を複数個並列
に配置して、電気信号の伝播する線路１２下の半導体基
板１１に個々に光を直接入射させ半導体基板１１の誘電
率を変調するものである。図１２は光導波路１６を半導
体基板１１内に埋め込み、光導波路自身の誘電率変調を
用いるものである。
【００３０】ここでは、半導体基板１１の容量変化が、
図２の（ａ）の実線で示す単調増加特性（ただし、横軸
は光強度）の場合は図６で説明したリタイミング動作
が、また図２の（ｂ）の破線で示す単調減少特性の場合
は図９で説明したリタイミング動作が、各々行われる。
図２の（ａ）の実線で示す単調増加特性（ただし、横軸
は光強度）の場合は図６で説明したリタイミング動作
が、また図２の（ｂ）の破線で示す単調減少特性の場合
は図９で説明したリタイミング動作が、各々行われる。
【００３１】
【発明の効】以上のように本発明は、可変容量を使用し
て伝送線路上のデータ信号の伝播速度を変調し、クロッ
ク信号のエッジに同期させてリタイミングを実現するも
のである。本発明は、分布定数型の回路構成をとるの
で、集中定数型回路で問題となるＣＲ時定数による信号
劣化を防止でき、フィードバックを含まない構成である
ので、帰還遅延による速度律速を除去することができ、
高速リタイミングが可能となるという利点がある。
て伝送線路上のデータ信号の伝播速度を変調し、クロッ
ク信号のエッジに同期させてリタイミングを実現するも
のである。本発明は、分布定数型の回路構成をとるの
で、集中定数型回路で問題となるＣＲ時定数による信号
劣化を防止でき、フィードバックを含まない構成である
ので、帰還遅延による速度律速を除去することができ、
高速リタイミングが可能となるという利点がある。
【図１】 本発明の第１の実施の形態のリタイミング回
路の回路図である。
路の回路図である。
【図２】 （ａ）は三端子可変容量の等価回路図、
（ｂ）は三端子可変容量の特性図である。
（ｂ）は三端子可変容量の特性図である。
【図３】 一般的な伝送線路の等価回路図である。
【図４】 正弦波のクロック信号の波形図である。
【図５】 三端子可変容量のクロック信号の電圧変化に
対する容量変化の特性図である。
対する容量変化の特性図である。
【図６】 図５の特性の三端子可変容量を使用したとき
のリタイミングの説明図である。
のリタイミングの説明図である。
【図７】 ジッタをもつ入力信号のリタイミングの説明
図である。
図である。
【図８】 ジッタをもつ入力信号のリタイミングのシミ
ュレーション結果を示す特性図である。
ュレーション結果を示す特性図である。
【図９】 図５の特性と反対の特性（図２の（ｂ）の破
線の特性）の三端子可変容量を使用したときのリタイミ
ングの説明図である。
線の特性）の三端子可変容量を使用したときのリタイミ
ングの説明図である。
【図１０】 第２の実施の形態のリタイミング回路の回
路図である。
路図である。
【図１１】 第３の実施の形態のリタイミング回路の構
成図である。
成図である。
【図１２】 図１１のリタイミング回路の変形例の構成
図である。
図である。
【図１３】 マスタースレーブ型フリップフロップ回路
を使用した従来のリタイミング回路の回路図である。
を使用した従来のリタイミング回路の回路図である。
１：制御端子、２：第１の電極端子、３：第２の電極端
子、１１：半導体基板、１２：データ信号の伝送線路、
１３，１４：接地又は電圧が印加された線路、１５，１
６：光導波路。
子、１１：半導体基板、１２：データ信号の伝送線路、
１３，１４：接地又は電圧が印加された線路、１５，１
６：光導波路。
Claims (8)
- 【請求項１】データ信号を伝播させる伝送線路と接地又
は直流電源との間の容量をクロック信号によって変調さ
せ、前記データ信号を前記クロック信号に同期させるこ
とを特徴とするリタイミング回路。 - 【請求項２】制御電圧によって容量が変化する三端子可
変容量を複数個用い、該各三端子可変容量の制御端子を
第１の伝送線路に接続し、前記各三端子可変容量の第１
の電極端子を第２の伝送線路に接続し、前記各三端子可
変容量の第２の電極端子を共通の直流電源又は接地に接
続し、 前記第１の伝送線路の一端をクロック信号入力端子に接
続すると共に他端を終端抵抗を介して直流電源に接続
し、前記第２の伝送線路の一端をデータ信号入力端子に
接続すると共に他端をデータ信号出力端子に接続した、
ことを特徴とする請求項１に記載のリタイミング回路。 - 【請求項３】制御電圧によって容量が変化する三端子可
変容量を具備し、該三端子可変容量の制御端子を第１の
伝送線路として、その一端をクロック信号入力端子に接
続すると共に他端を終端抵抗を介して直流電源に接続
し、 前記三端子可変容量の第１の電極端子を第２の伝送線路
として、その一端をデータ信号入力端子に接続すると共
に他端をデータ信号出力端子に接続し、 前記三端子可変容量の第２の電極端子を第３の伝送線路
として、該第３の伝送線路を直流電源又は接地に接続し
た、 ことを特徴とする請求項１に記載のリタイミング回路。 - 【請求項４】前記三端子可変容量が、前記制御端子に印
加する電圧に比例して前記第１の電極端子と前記第２の
電極端子との間の容量を変化する特性を有し、前記クロ
ック信号の立ち下がりエッジのタイミングが前記データ
信号の立ち下がりエッジのタイミングに先んじていると
き、前記データ信号の立ち下がりエッジを前記クロック
信号の立ち下がりエッジに同期させることを特徴とする
請求項２又は３に記載のリタイミング回路。 - 【請求項５】前記三端子可変容量が、前記制御端子に印
加する電圧に反比例して前記第１の電極端子と前記第２
の電極端子との間の容量を変化する特性を有し、前記デ
ータ信号の立ち上がりエッジのタイミングが前記クロッ
ク信号の立ち上がりエッジのタイミングに先んじている
とき、前記データ信号の立ち上がりエッジを前記クロッ
ク信号の立ち上がりエッジに同期させることを特徴とす
る請求項２又は３に記載のリタイミング回路。 - 【請求項６】前記データ信号を伝播させる伝送線路と前
記接地又は直流電源との間の基板を半導体基板とし、該
半導体基板に対して光クロック信号を照射して当該半導
体基板の容量を変調させることを特徴とする請求項１に
記載のリタイミング回路。 - 【請求項７】前記半導体基板が、前記光クロック信号の
光強度に比例して容量を変化する特性を有し、前記クロ
ック信号の立ち下がりエッジのタイミングが前記データ
信号の立ち下がりエッジのタイミングに先んじていると
き、前記データ信号の立ち下がりエッジを前記クロック
信号の立ち下がりエッジに同期させることを特徴とする
請求項６に記載のリタイミング回路。 - 【請求項８】前記半導体基板が、前記光クロック信号の
光強度に反比例して容量を変化する特性を有し、前記デ
ータ信号の立ち上がりエッジのタイミングが前記クロッ
ク信号の立ち上がりエッジのタイミングに先んじている
とき、前記データ信号の立ち上がりエッジを前記クロッ
ク信号の立ち上がりエッジに同期させることを特徴とす
る請求項６に記載のリタイミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9218986A JPH1155105A (ja) | 1997-07-31 | 1997-07-31 | リタイミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9218986A JPH1155105A (ja) | 1997-07-31 | 1997-07-31 | リタイミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155105A true JPH1155105A (ja) | 1999-02-26 |
Family
ID=16728486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9218986A Withdrawn JPH1155105A (ja) | 1997-07-31 | 1997-07-31 | リタイミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066836A (ja) * | 2006-09-05 | 2008-03-21 | Fujitsu Ltd | ジッタ低減回路 |
| CN102305415A (zh) * | 2011-10-18 | 2012-01-04 | 上海锅炉厂有限公司 | 一种富氧环境下的等离子无油点火系统 |
-
1997
- 1997-07-31 JP JP9218986A patent/JPH1155105A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066836A (ja) * | 2006-09-05 | 2008-03-21 | Fujitsu Ltd | ジッタ低減回路 |
| CN102305415A (zh) * | 2011-10-18 | 2012-01-04 | 上海锅炉厂有限公司 | 一种富氧环境下的等离子无油点火系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7321242B2 (en) | Integrated circuit with breakdown voltage multiplier | |
| US20030048117A1 (en) | Integrated circuit designs for high speed signal processing | |
| KR19990025790A (ko) | 다중궤환 루프 링발진기 및 그 지연셀 | |
| CN103036558B (zh) | 压控振荡器 | |
| CN109412579B (zh) | 电流模式逻辑驱动电路 | |
| JPH1127116A (ja) | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ | |
| CN104094524A (zh) | 占空比调整电路 | |
| KR100914673B1 (ko) | 발진기의 디지털 조절 | |
| US20230058123A1 (en) | Fast digital isolator | |
| WO2003021778A2 (en) | Monocycle generator | |
| CN100449935C (zh) | 低电压差分信号环形压控振荡器 | |
| JPH1155105A (ja) | リタイミング回路 | |
| US7142014B1 (en) | High frequency XOR with peaked load stage | |
| CN109687846B (zh) | 一种低相噪宽带有源单片集成宽带梳谱发生器 | |
| US20160072436A1 (en) | Method and Apparatus of Synchronizing Oscillators | |
| JPH0469982A (ja) | 発光素子駆動用半導体装置 | |
| WO2003058854A1 (en) | Duty-cycle adjustable clock generator with low reverse bias and zero dc level | |
| WO2020011801A1 (en) | Digital isolator | |
| JPS61101113A (ja) | フリツプフロツプ回路 | |
| JP3578596B2 (ja) | 発光素子駆動回路およびそれを用いた光送信器 | |
| Zhao et al. | A 10Gb/s 6V pp differential modulator driver in 0.18 μm SiGe-BiCMOS | |
| JP2560698B2 (ja) | ラツチ回路 | |
| JP2824121B2 (ja) | ダイナミック型分周回路 | |
| CN115208357A (zh) | 复制电路和包括复制电路的振荡器 | |
| JPH0834435B2 (ja) | マルチプレクサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |