JP5865533B2 - 同期化結晶発振器ベースのクロックを採用するシステム - Google Patents

同期化結晶発振器ベースのクロックを採用するシステム Download PDF

Info

Publication number
JP5865533B2
JP5865533B2 JP2015038533A JP2015038533A JP5865533B2 JP 5865533 B2 JP5865533 B2 JP 5865533B2 JP 2015038533 A JP2015038533 A JP 2015038533A JP 2015038533 A JP2015038533 A JP 2015038533A JP 5865533 B2 JP5865533 B2 JP 5865533B2
Authority
JP
Japan
Prior art keywords
bus
synchronous
sync
sxo
synchronization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015038533A
Other languages
English (en)
Other versions
JP2015133733A (ja
Inventor
ボロディツキー ロマン
ボロディツキー ロマン
ゴメス ジョルジ
ゴメス ジョルジ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sync n Scale LLC
Original Assignee
Sync n Scale LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sync n Scale LLC filed Critical Sync n Scale LLC
Publication of JP2015133733A publication Critical patent/JP2015133733A/ja
Application granted granted Critical
Publication of JP5865533B2 publication Critical patent/JP5865533B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10Distribution of clock signals, e.g. skew
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12Synchronisation of different clock signals provided by a plurality of clock generators
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03BGENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

本発明は、クロックシステムに関し、特に、数多くの結晶発振器を採用するクロックシステムに関する。
クロック信号は、デジタルシステムにおける最も重要な制御信号である。ロジック遷移のタイミングは、変調方式とは関係なくシステムのクロックによって決定される。チップ上、基板上、または基板全域の任意のレベルでのシステムの性能は、構成要素の中でとりわけクロック信号の調整に基づいている。周知のアプリケーションの例が以下で説明されうる。
同期システム
同期システムは、あらゆる送信/受信交換において周波数ロックされ、信号とクロックの位相関係を設定するためにゼロスキューを有する設計を必要とするクロック信号を提供する。同期システムにおけるクロック信号の調整の難しさは、チップ、回路、およびシステムレベルごとに異なる。チップ上では、単一クロックがあらゆる素子を駆動するために容易に分配され、データ−クロックスキューが容易に制御される。回路(複数チップ)およびシステム(複数基板)レベルでは状況がさらに複雑である。同期は、(1)中心クロックが回路全域に分配されること、(2)回路構成要素にとって局所的な独立クロックが周波数ロックされること、あるいは、(3)低周波基準クロックが回路全域に分配されて各構成要素におけるデータレートまで拡大されること、のいずれかを必要とする。現行のシステムで採用されるこれらの解決策の各々は、構成要素のコスト、設計の複雑さ、ジッターおよびノイズの増加、および信頼性の低下においていっそうの問題を引き起こす。加えて、構成要素数および分離距離によって難しさがさらに増す。
理想的な同期回路では、あらゆる構成要素のロジックレベルのあらゆる変化が共通クロック信号のレベル変化によって同時に規定され、すべての事象のタイミングが安全にとられ、種々の事象のタイミングを監視し調整するための能動部品が不要である。しかし、現実は理想とは全く異なる。実際の回路において、ロジックの遷移は、有限の立ち上がり/立ち下り時間を有し、信号の伝播には時間がかかり、レジスタは非ゼロラッチ時間を有する。これら全ての要因、および更なる要因は、最大限可能なシステム速度を決定するよう組み合わせられる。チップレベルでは、クロック品質と各構成要素の遅延との組合せが最大クロック速度を制限する。回路およびシステムレベルでは、事態が異なり、すべての事象が同時でないかもしれないが、それでも、あらゆる事象のタイミングが、何らかの方法でシステムレベルで調整されることを必要とする。基板内のシステム(たとえば、サーバー・ブレード・アプリケーション)では、1つのクロックドメインで動作するモジュールが、第2のクロックドメインで動作する別のモジュールにデータを送る必要がある。
現在のところ、最も一般的な同期システムは、マスタークロックをシステムの各構成要素に広げることによって共通クロック信号を分配する。単一入力クロック信号が複数の出力バッファによって再駆動される。バッファは伝播遅延を有するが、出力間のスキューを排除するために位相ロックループ(PLL)組み込んだファンアウトが利用される。しかし、PLLはジッターを生じる。複数のファンアウト部分が必要なときは、ファンアウトモデル間スキューを排除するために回路内に調整可能な遅延を含むことが重要である。現在の多くのアプリケーションでは、低周波クロックがシステム全域に広げられ、クロックは各構成要素におけるデータレートに拡大される。PLL乗算器の電圧制御発振器(VCO)のジッターはクロック信号に加算され、乗算の結果、クロック自体のジッターが倍率の二乗に比例して増加する。
もう一つの最新のクロック分配方法は、システム全域で単一クロック信号を単純にデイジーチェーンすることである。各構成要素では、システムを同期させるために十分に調整された遅延が提供されなければならない。実際に、クロック信号が各タップで反射されないほど完全にインピーダンスを整合させることは困難である。多様な反射は信号に干渉してノイズおよびジッターを生じる。
スキューは2つの信号間の一定のタイミングである。スキューの主な原因は、トレース長の差であるが、トレース幅およびインピーダンス、誘電率の変化、ならびに温度など、信号伝播に影響を与えるものはいずれもスキューの一因となりうる。レシーバがクロック信号の立上りエッジでデータをサンプリングする場合、クロックがレシーバに正しい時刻に立上りエッジを提供する限り、関連するスキューはない。しかし、ジッターを考慮して、データを遷移させるために使用されたクロックエッジと同じクロックエッジを使用してレシーバでその遷移をストローブするようにすると、システムの実効ジッターを劇的に減少させることができる。データシステムとクロック信号がともに同じジッターを有する場合、これらは互いに追跡しうる。レシーバに使用されるクロックがデータと同じジッターを有するようにすることは、非同期構造を採用する動機付けの一つである。
非同期システム
非同期システムは、同期システムよりも多くの自立的な構成要素を有しており、周波数や位相がロックされることはなく、構成要素間の遅延およびスキューは問題とならない。トランスミッタでは、クロック信号がロジック遷移を決定し、レシーバでは、同期タイミングを普通に仮定した単純な入力データよりもむしろ、各ビットがその中心でサンプリングされうるように、単独のクロックが少なくとも一時的に位相および周波数ロックされなければならない。
最新の非同期構造は、基板間レベルにおける同期設計に対していくつかの利点を有しており、回路レベルでは利点が少なく、チップレベルではごくまれな例を除いて利点がない。非同期システムは、一般的な同期システムによって提起される問題のいくつかを解決する。たとえば、ファンアウトおよび関連するジッターの増加は問題を提起することがなく、スキューは問題でなく、複数のクロックを有することが壊滅的な中心クロックの機能停止の可能性を軽減する。非同期構造の自立性は、拡張性および冗長性を提供する。基板間の調整が減少することによって、必要に応じた追加と削除が容易になる。
しかし、種々の構成要素はシステムに内でなお情報をやり取りしなければならず、そのためには、同期の要素が必要である。同期構造から非同期構造に移る場合に第1に犠牲となるのは、システム内の各事象の途切れのない透過的なタイミングである。これは、あらゆる事象が一致して発生するシステム内でのみ実現されうる超高性能を放棄することを意味する。非同期システムにおける情報のやり取りに必要な同期のレベルを実現する一つの方法は、制御されるデータ信号を1つのクロックによって送信し、その受信を別のクロックによって制御することである。もう一つの方法は、クロック修復システムを採用することである。ここで、PLLのVCOは入力データの遷移にロックされてレシーバをストローブするために使用され、入力データを再現するために使用されるクロックはデータ自体に組み込まれる。ストローブの位置を設定の中心にうまく置いてレシーバの安全域を確保しなければならないクロック修復回路内を除いて、スキューに関連する問題は排除される。クロック修復回路の帯域幅を広げるとデータのジッターを追尾するクロックのジッターが増す。ある設計では、低周波クロック信号がレシーバに分配されてクロック修復回路を支援する。PLLベースのクロック修復回路は高価な構成要素であり、デジタル代替手段である位相補間器(PI)はさほど高価でないものの特性を明らかにすることが比較的難しい。また、PIは非線形効果を受ける傾向があり、通常、分配されたクロックを必要とする。
非特許文献1に、2つの同期化バスを有しそれらにクロックモジュールを交互に接続するという一般的概念が掲載されている。非特許文献1には、Sync Aバスに接続されている第1のSXOモジュールのSync In、Sync Bバスに接続されている第1のSXOのモジュールのSyc Out、Sync Bバスに接続されている第2のSXOのモジュールのSync In、Sync Aバスに接続されている第2のSXOモジュールのSync Outを有する同期クロック回路が記載されている。
ランサム・スティーブンス(Ransom Stephens)、ロマン・ボロディッツキー(Roman Boroditsky)、ジョルジ・ゴメス(Jorge Gomez)著、「マルチ・クロック・システムの将来(The Future of Multi−Clock Systems)」、デザインコン2008(DesignCon 2008)、2008年、14−WA1
本発明は、前述のシステムの改良と、提起された問題、あるいは提起され以って解決されていない問題の一部の解決法とに関する。
したがって、本発明は、同期クロック信号を必要とする複数のシステムノードを有する電子システム用の同期クロックシステムを提供する。クロックシステムは、第1の同期バスと第1の同期バスから絶縁された第2の同期バスとを含む。少なくとも1対のSXOモジュールが含まれ、好ましくは複数対のSXOモジュールが含まれる。各SXOモジュールは、Sync IN端子およびSynch OUT端子を有する。SXOモジュールは、バスに交互に接続される。すなわち、SXOモジュールの一方は、そのSynch IN端子によって第1の同期バスに接続され、そのSynch OUT端子によって第2の同期バスに接続される。SXOモジュールの他方は、そのSynch IN端子によって第2の同期バスに接続され、そのSynch OUT端子によって第1の同期バスに接続される。システムノードの各々は、第1のバスに沿った任意の場所において適宜選択されたあらゆる接続点のうちの異なる1つにおいて接続される。第1および第2の同期バスは、各々が2つの端部を有し、各バスに対してこれら2つの端部は終端される。あるいは、バスはループ構成で配置される。SXOモジュールが接続されるバスに沿った点は、およそ等間隔で隔てられる。システムノードは信号調整回路を用いてバスに接続され、信号調整回路は、補正回路、増幅器、周波数逓倍器、論理変換器、およびファンバッファを含んでいてもよい。
本発明の他の目的および長所は、以下において明らかになるであろう。
本発明に従って、複数の結晶ベースの発振器モジュールを使用する同期クロックシステムを採用する電子システムの回路図である。 図1に示されたシステムで使用されうるタイプの結晶ベースの発振器モジュールの例の回路図である。
図1に示されるように、クロックシステムを必要とする電子システム112用のクロックシステム110が示されている。クロックシステム110は、2つの同期バス、同期バスAおよび同期バスBを含む。同期バスAおよび同期バスBには、複数の実質的に全く同じ同期化結晶発振器モジュール(synchronized crystal oscillator)SXOが接続される。「実質的に全く同じ」が意味するところは、すべてのSXOモジュールが同じまたは正確に等しい構成要素を有するように指定されることであり、ばらつきだけはこれら構成要素内の許容誤差に基づいている。このシステムに相応しいSXOモジュールの一例の回路図が図2に示されており、2009年3月5日に出願された同時係属中の米国特許出願(シリアル番号第12/398,807号)にさらに詳しく記載されている。この出願に開示された情報は、その全体が参照によって本明細書に組み入れられる。
バスSynch AおよびSynch Bは、実質的に電子システム全体に張り巡らされおり、SXOモジュールはバスに接続され、それら自体はバスに沿っておよそ等間隔で隔てられる。「およそ等間隔で隔てられる」という表現が意味するところは、バスに沿った隣接するSXOモジュール間の最大間隔がバスに沿ったSXOモジュール間の最小間隔よりも約20%大きいことである。各SXOモジュールはSynch IN端子およびSynch OUT端子を有し、各SXOモジュールに対して、これら2つの端子の一方はSynch Aバスに接続され、他方はSynch B端子に接続される。さらに、バスに沿って移動すると、SXOモジュールはバスに交互に接続されており、すなわち、各SXOモジュールは、前のモジュールが接続される経路と反対の経路に接続される。さらに詳しく説明すると、1つのSXOモジュールがSynch Aバスに接続されたそのSynch IN端子とSynch Bバスに接続されたそのSynch OUT端子とを有する場合、バスに沿ってそのモジュールに隣接するSXOモジュールの各々は、反対経路に接続されることになり、それらのSynch IN端子はSynch Bバスに接続され、それらのSynch OUT端子はSynch Aバスに接続される。各Synch
OUT端子においてバスと直列に接続された図示の抵抗器R5およびR6は、各モジュールの一部であり、インピーダンス整合の目的を果たす。
好ましい実施形態において、バスSynch AおよびSynch Bは、プリント配線基板上に物理的に形成された配線(trace)の特性インピーダンスを一般に整合させることによって終端される。多くの場合、このことは50Ω抵抗器の使用を意味することになる。別の実施形態において、バスはエンドレスであってもよく、各バスの両端は2つのバスの分離をなお維持しながらループ状に共に接続される。
図1に示されるように、同期クロック信号を必要とする電子システム112のシステムノード114は、選択されたバスに沿った任意の場所においてバスSynch AおよびSynch Bの選択された一方に接続される。単一バスがノードの接続用に選択される理由は、位相同期およびスキューの問題を最小限に抑制するためである。示された図1では、Synch Aバスが選択された。位相同期およびスキューが問題でなければ、特定のシステムノード114がいずれのバスにも接続されうる。
同期クロック信号は、バスに沿ったいかなる点で取り出されてもよい。静的位相誤差を補正する必要がある場合、同期信号が補正回路116を通過し、補正回路116は静的位相誤差を補正するために既知の遅延量を挿入する。いずれにしても、信号は、この後、信号調整回路118に供給される。信号調整回路118は増幅器120を含む。オプションとして、システムクロック周波数がバス周波数に対して実際よりも高い場合、信号調整回路は周波数逓倍器122を含んでいてもよい。また、バスSynch AおよびSynch Bは基本的に正弦波を流しているので、電子システム112で使用されているどんな論理にも適合するように論理変換器124が含まれていてもよい。たぶん、論理変換器124は、差動変換器であるはずである。その意味で、SXOモジュールから発生し、しかし直ちに適切に調整されたクロック信号は、システムノード114に直接供給されても良い。あるいは、クロック信号は、必要に応じてファンバッファ126に供給されても良い。
一般に、システムは、偶数のSXOモジュールの場合、すなわち、SXOモジュールが対として適用される場合に功を奏する。システムとしての機能を実現するための絶対最小値は1対ということになるが、1対を有するシステムは1つのSXOモジュールが故障するだけで機能を失うことになる。すなわち、1対のSXOモジュールがあってかつモジュールの一方が故障しているバスから同期信号が取り出される(tapped off)場合、信号タップは同期信号を持たないことになる。本発明の機能および長所を提供するためには、より多くの対が必要である。必ずしも具体的な「最適」数があるわけではないが、最適値はバスの長さに依存するはずである。2対間の最大距離が同期信号の減衰によって問題を起こす可能性のある距離を超えないように、複数の対が提供されるべきである。一般に、その最大距離はバスに沿って数インチの長さであろう。
システムノード114の数は、SXO対の数よりもはるかに多くてもよい。SXOがおよそ等間隔に互いに数インチ以内で離れている限り、タップオフの数は実際と同程度の大きさであり必ずしも等しいとは限らない。事実上、特定の対のSXOモジュール間のバスのセクションには1つのタップオフがある(あるいは、全くない)かもしれず、次の対の間に10個以上のタップオフがあるかもしれない。全入力インピーダンスがバスに負担をかけ過ぎて同期信号の減衰をもたらした場合がおよそ唯一の限界となろう。
このシステム112は複数の長所を含む。1つの長所は同時性である。すなわち、特定バス上のすべての点で周波数が同期していると、動的な位相誤差が仮にあっても無視されうるほど小さい。さらに、各ノードに対して一定である静的位相誤差は、必要に応じて補正されうる。スキューは、まさしくわずかであり、ファンアウトバッファ126が使用される場合はそのスキューによって決定されることになる。
もう1つの長所は、信頼性を向上させる冗長性である。任意数の個々のSXOモジュールの故障がシステム故障をもたらす可能性はない。その他すべてのユニットは、同期したままで、バス上に安定した同期信号を提供し、システムによってタップオフされる。当然ながら、マスタークロックがなければ1つの故障点もない。さらに、潜在的な問題を有するSXOモジュールは他のSXOモジュールからのバスSynch IN信号に起因するジャンプスタートを与えられるので、発振器の起動問題が回避される。
さらにもう1つの長所は、信号の完全性、すなわち、ノイズがないことである。いずれのバス上の信号も、各SXOモジュールの反復フィルター処理によって浄化される。いずれのバス信号の位相ノイズおよびジッターのレベルも、システム内の最良のSXOモジュールと同等である。
上記の装置は記載される本来の目的を達成するように効果的に適合されるが、本発明は本明細書に記載される同期化結晶発振器モジュールの特定の好ましい実施形態に限定されるものではないことを理解されたい。むしろ、本発明は以下に記載される特許請求の範囲の要旨に相応しいすべての等効物を含むものと理解されたい。
110 クロックシステム
112 電子システム
114 システムノード
116 補正回路
118 信号調整回路
120 増幅器
122 周波数逓倍器
124 論理変換器
126 ファンバッファ
R5、R6 抵抗器
10 同期結晶発振器(SXO)モジュール
12 ステージ維持増幅器
14 利得制御ネットワーク
16 同期化範囲拡大回路
18 調整回路
20 整合ネットワーク
22 制御入力
24 遅延回路
C1〜C11 キャパシタ
L1〜L3 インダクタ
R1 バイアス抵抗器
R2 ダンピング抵抗器
R3〜R7 抵抗器
U1、U2、U4 CMOSインバータゲート
U3 トライステートバッファ
U5 CMOSインバータ
Vcc コレクタ電源ライン
Z1 共振器

Claims (11)

  1. 同期クロック信号を必要とする複数のシステムノードを有する電子システム用の同期クロックシステムであって、該同期クロックシステムは、
    第1の同期バスと、
    前記第1の同期バスから絶縁された第2の同期バスと、
    少なくとも1対のSXOモジュールであって、各SXOモジュールはSynch IN端子およびSynch OUT端子を有し、前記1対の一方は、該一方のSynch IN端子を用いて前記第1の同期バスに接続され、かつ前記一方のSynch OUT端子を用いて前記第2の同期バスに接続されており、前記1対の他方は、該他方のSynch IN端子を用いて前記第2の同期バスに接続され、かつ前記他方のSynch OUT端子を用いて前記第1の同期バスに接続されている、前記少なくとも1対のSXOモジュールと
    を備え、
    前記複数のシステムノードの各々は、前記第1の同期バスに沿った任意の場所において適宜選択された複数の接続点のうちの異なる1つにおいて接続されており、前記複数のシステムノードの各々は、前記第2の同期バスには接続されておらず、
    前記第1の同期バスおよび前記第2の同期バスは、同期クロックシステムが搭載されるプリント配線基板上に物理的に形成された配線の特性インピーダンスを整合させることによって終端される、同期クロックシステム。
  2. 前記SXOモジュールが接続されるバスに沿った点はおよそ等間隔で隔てられる、請求項1に記載の同期クロックシステム。
  3. 前記システムノードは信号調整回路を用いて前記バスに接続される、請求項1に記載の同期クロックシステム。
  4. 前記信号調整回路は補正回路を用いて前記バスに接続される、請求項3に記載の同期クロックシステム。
  5. 前記信号調整回路は増幅器を含む、請求項3に記載の同期クロックシステム。
  6. 前記信号調整回路は周波数逓倍器を含む、請求項5に記載の同期クロックシステム。
  7. 前記信号調整回路は論理変換器を含む、請求項5に記載の同期クロックシステム。
  8. 前記信号調整回路はファンバッファを用いて前記システムノードに接続される、請求項3に記載の同期クロックシステム。
  9. 同期クロック信号を必要とする複数のシステムノードを有する電子システム用の同期クロックシステムであって、該同期クロックシステムは、
    第1の同期バスと、
    前記第1の同期バスから絶縁された第2の同期バスと、
    少なくとも2対のSXOモジュールであって、各SXOモジュールはSynch IN端子およびSynch OUT端子を有し、前記SXOモジュールの一方は、該一方のSynch IN端子を用いて前記第1の同期バスに接続され、かつ前記一方のSynch OUT端子を用いて前記第2の同期バスに接続されており、隣接する前記SXOモジュールの各々は、該隣接するSXOモジュールの各々のSynch IN端子を用いて前記第2の同期バスに接続され、かつ前記隣接するSXOモジュールの各々のSynch OUT端子を用いて前記第1の同期バスに接続されている、前記少なくとも2対のSXOモジュールと
    を備え、
    前記複数のシステムノードの各々は、前記第1および第2の同期バスの一方に沿った任意の場所において適宜選択された複数の接続点のうちの異なる1つにおいて接続されており、前記複数のシステムノードの各々は、前記第1および第2の同期バスの他方には接続されておらず、
    前記第1の同期バスおよび前記第2の同期バスは、同期クロックシステムが搭載されるプリント配線基板上に物理的に形成された配線の特性インピーダンスを整合させることによって終端される、同期クロックシステム。
  10. 前記複数のシステムノードの各々は同じバスに沿った任意の場所において適宜選択された複数の接続点のうちの異なる1つにおいて接続されている、請求項9に記載のクロックシステム。
  11. 同期クロック信号を必要とする複数のシステムノードを有する電子システムであって、該電子システムは同期クロックシステムを備え、該同期クロックシステムは、
    第1の同期バスと、
    前記第1の同期バスから絶縁された第2の同期バスと、
    少なくとも2対のSXOモジュールであって、各SXOモジュールはSynch IN端子およびSynch OUT端子を有し、前記SXOモジュールの一方は、該一方のSynch IN端子を用いて前記第1の同期バスに接続され、かつ前記一方のSynch OUT端子を用いて前記第2の同期バスに接続されており、隣接する前記SXOモジュールの各々は、該隣接するSXOモジュールの各々のSynch IN端子を用いて前記第2の同期バスに接続され、かつ前記隣接するSXOモジュールの各々のSynch OUT端子を用いて前記第1の同期バスに接続されている、前記少なくとも2対のSXOモジュールと
    を含み、
    前記複数のシステムノードの各々は、前記第1および第2の同期バスの一方に沿った任意の場所において適宜選択された複数の接続点のうちの異なる1つにおいて接続されており、前記複数のシステムノードの各々は、前記第1及び第2の同期バスの他方には接続されておらず、
    前記第1の同期バスおよび前記第2の同期バスは、同期クロックシステムが搭載されるプリント配線基板上に物理的に形成された配線の特性インピーダンスを整合させることによって終端される、電子システム。
JP2015038533A 2009-08-28 2015-02-27 同期化結晶発振器ベースのクロックを採用するシステム Active JP5865533B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/550,084 2009-08-28
US12/550,084 US20110050297A1 (en) 2009-08-28 2009-08-28 System employing synchronized crystal oscillator-based clock

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010015617A Division JP5739102B2 (ja) 2009-08-28 2010-01-27 同期化結晶発振器ベースのクロックを採用するシステム

Publications (2)

Publication Number Publication Date
JP2015133733A JP2015133733A (ja) 2015-07-23
JP5865533B2 true JP5865533B2 (ja) 2016-02-17

Family

ID=43623924

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010015617A Active JP5739102B2 (ja) 2009-08-28 2010-01-27 同期化結晶発振器ベースのクロックを採用するシステム
JP2015038533A Active JP5865533B2 (ja) 2009-08-28 2015-02-27 同期化結晶発振器ベースのクロックを採用するシステム

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010015617A Active JP5739102B2 (ja) 2009-08-28 2010-01-27 同期化結晶発振器ベースのクロックを採用するシステム

Country Status (2)

Country Link
US (1) US20110050297A1 (ja)
JP (2) JP5739102B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072273B2 (en) * 2009-03-05 2011-12-06 Nel Frequency Controls, Inc. System employing synchronized crystal oscillator-based clock, to be used in either discrete or integrated applications
TWI641226B (zh) * 2017-12-07 2018-11-11 陞達科技股份有限公司 用以檢測風扇晶片的時脈頻率偏移的系統及方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02257733A (ja) * 1989-03-30 1990-10-18 Hitachi Ltd ループ伝送システム
US5517532A (en) * 1993-10-26 1996-05-14 General Datacomm, Inc. Standing sine wave clock bus for clock distribution systems
JPH08129428A (ja) * 1994-10-31 1996-05-21 Fuji Facom Corp クロック信号供給方式
JP3479389B2 (ja) * 1995-06-21 2003-12-15 株式会社日立製作所 データ処理システム及び半導体集積回路
US6141769A (en) * 1996-05-16 2000-10-31 Resilience Corporation Triple modular redundant computer system and associated method
JP3619352B2 (ja) * 1997-08-28 2005-02-09 株式会社ルネサステクノロジ 半導体集積回路装置
JPH11144459A (ja) * 1997-11-11 1999-05-28 Hitachi Ltd 半導体集積回路装置
US5991844A (en) * 1998-04-17 1999-11-23 Adaptec, Inc. Redundant bus bridge systems and methods using selectively synchronized clock signals
JP3727778B2 (ja) * 1998-05-07 2005-12-14 株式会社東芝 データ高速転送同期システム及びデータ高速転送同期方法
JP2000187523A (ja) * 1998-12-21 2000-07-04 Funai Electric Co Ltd クロック可変回路
JP4589559B2 (ja) * 2000-04-13 2010-12-01 株式会社エッチャンデス 同期式発振回路及び発振回路ネットワーク
JP2003271262A (ja) * 2002-03-19 2003-09-26 Matsushita Electric Ind Co Ltd クロック分配装置、クロック分配回路及びコンピュータプログラム
JP3868843B2 (ja) * 2002-04-23 2007-01-17 株式会社アドバンテスト エッジ変換回路及びエッジ変換回路を備えた半導体試験装置
DE10330796B4 (de) * 2002-10-30 2023-09-14 Hynix Semiconductor Inc. Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus
JP4299283B2 (ja) * 2005-09-16 2009-07-22 富士通株式会社 クロック信号の生成及び分配装置
US7812682B2 (en) * 2009-03-05 2010-10-12 Nel Frequency Controls, Inc. Crystal-based oscillator for use in synchronized system

Also Published As

Publication number Publication date
JP5739102B2 (ja) 2015-06-24
JP2011050030A (ja) 2011-03-10
US20110050297A1 (en) 2011-03-03
JP2015133733A (ja) 2015-07-23

Similar Documents

Publication Publication Date Title
JP5707477B2 (ja) 同期化システム用結晶ベース発振器
US4839855A (en) Multiple redundant clock circuit
US6194969B1 (en) System and method for providing master and slave phase-aligned clocks
US7764715B2 (en) Circuits and methods for data multiplexing
US7035269B2 (en) Method and apparatus for distributed synchronous clocking
US7239681B2 (en) System and method for maintaining a stable synchronization state in a programmable clock synchronizer
US5717729A (en) Low skew remote absolute delay regulator chip
US7308592B2 (en) Redundant oscillator distribution in a multi-processor server system
US10712770B1 (en) Clock phase aligner for high speed data serializers
US8674736B2 (en) Clock synchronization circuit
JPH08116241A (ja) クロックスキュー低減回路
US11777475B2 (en) Multiple adjacent slicewise layout of voltage-controlled oscillator
EP0687399B1 (en) BiCMOS differential delay element with constant pulse width
JP5865533B2 (ja) 同期化結晶発振器ベースのクロックを採用するシステム
US8072273B2 (en) System employing synchronized crystal oscillator-based clock, to be used in either discrete or integrated applications
JP2005518012A (ja) シームレス・クロック
US7721133B2 (en) Systems and methods of synchronizing reference frequencies
US6255883B1 (en) System and method for balancing clock distribution between two devices
US8731098B2 (en) Multiple gigahertz clock-data alignment scheme
JPH11261387A (ja) 制御信号整形装置
JPH09128095A (ja) クロック信号分配装置
CA2297713A1 (en) Method and apparatus for distributed synchronous clocking

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151225

R150 Certificate of patent or registration of utility model

Ref document number: 5865533

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250