TW201005749A - Address multiplexing in pseudo-dual port memory - Google Patents

Description

201005749 六、發明說明： 【發明所屬之技術領域】 本揭示案大體係關於記憶體電路。更具體言之，本揭示 案係關於對虛擬雙槔記憶體之位址控制。 【先前技術】 雙琿記憶體通常具有兩個埠及一陣列記憶體單元。可自 兩個埠同時存取該記憶體陣列，其限制條件為正自—埠存 取之δ己憶體單元並非正自另一埠存取的同一記憶體單元。 • 在此等雙埠記憶體令使用的普通類型之記憶體單元包含八 個場效電晶體（FET)。 在一單一埠記憶體中之記憶體單元通常僅包括六個電晶 體。當六電晶體記憶體單元及八電晶體單元使用相同製程 製造時，六電晶體記憶體單元通常僅消耗八電晶體單元之 約一半的積體電路面積。然而，許多應用需要雙埠記憶體 (亦即，能夠在一單一時脈循環内處理讀取操作及寫入操 • 作兩者之記憶體）之功能性。 為了利用六電晶體記憶體單元之較小尺寸，同時仍滿足 需要，雙蟑記憶體功能性之彼等應用，常常使用稱為虛擬雙 埠Α憶體之記憶體裝置。在一實例中，虛擬雙埠記憶體具 有單一記憶體陣列，其中該陣列之每一記憶體單元為可選 擇性地耦接至一單一對位元線（例如，位元線B及位元線條 BN)之六電晶體記憶體單元。 。己ft體陣列作為單一埠記憶體操作，其中一次僅執行一 s己憶體存取。然而，虛擬雙埠記憶體模仿雙珲記憶體，其 138805.doc 201005749 中其具有兩個痒。在—實例令，益擬雙谭記憶體具有有時 稱為時間延遲多工器(TDM)之電路。在虛擬雙埠記憶體處 接收單輸入％脈k號，且此單一輸入時脈信號用以鎖存 輸入讀取位址、-輸人寫人位址及―輸人資料值。輸人 時脈t號之上升邊緣用以使用該輸入讀取位址起始讀取操 作70成讀取操作。其後，輸入時脈信號之下降邊緣出 現。TDM使用輸人時脈信號之下降邊緣起始寫人操作。輸 入寫入位址用以在寫入操作期間定址記憶體陣列，且寫入 至，憶體陣列的資料為輸入資料值。儘管在輸入時脈信號 之單一循環中執行兩個記憶體操作，但實際上 操作-個接-個地執行。然而，自虛擬雙璋記憶體外部， 虛擬雙琿記憶體顯得允許記憶體陣列之同時或大體上同時 (亦即，在單一時脈循環内）的兩次存取。 執行第一讀取記憶體操作所需t時間量可不等於執行第 二寫入記憶體操作所需之時間量。使用習知⑸财法使热 ，記憶體存取時間變慢，因為可用於兩個操作的相對時間 量由當出現時脈循環之上升邊緣的時間及當出現時脈循環 之下降邊緣的時間判I舉例^ ’若時脈信號在時脈循 %中低的時間與其高的時間一樣長(亦即，時脈信號具有 50/50工作循環），則必須允許相同時間量用於執行較㈣ 取操作及贿冑人操作❺者。結㈣在 $ pa ρ,,. 凡成δ賈取操作後 開始且在犄脈信號之下降邊緣時結束的浪費時間 【發明内容】 根據本揭示案之一實施例 一種虛擬雙埠 記憶體位址多 138805.doc 201005749 =::=r:r、-寫入埠™、 應"部時脈信二鎖:器可操作㈣ 存可操作以回應於該外部時 二=址:: 控制電路基於—第 口持寫入位址。该 記憶體存取。該多工器;、<皿控而控制讀取/寫入 號在-經固持之，取Γ 自該控制電路之-切換信 換。 4取位址與一經固持之寫入位址之間切

在本發明之另—皆A 一 中，一種方法控制一位址信號至 / 施加。該方法包㈣測讀取請求及寫入請求。 無:寫人請求之情況下回應於—讀取請求，該方法包括 見一讀取位址供應至—記憶體組件。在無-讀取請求之情 况下回應於-寫人請求，該方法包括將—寫人位址供應至 該記憶體組件。 回應於待在―單-時脈循環期間執行的-讀取請求及一 寫入喷求，该方法包括將該讀取位址供應至該記憶體組 :。基於一讀取操作之監控，該方法進一步包括判定在該 單時脈循核内一將該寫入位址供應至該記憶體組件之時 間及方法亦包括在該讀取位址與該寫入位址之間切換以 在該經判定之命間處將該寫入位址供應至該記憶體組件。 所揭不之實施例的一優勢在於，在不影響讀取存取時間 的情況下在虛擬雙埠記憶體中提供位址多工。此外，以最 小面積及效能損失來執行多工。 則述内容已相當廣泛地概述特徵及技術優勢以便可更好 138805.doc 201005749 地理解下文的[實施方式]。下文將描述形成申請專利範圍 之主體的額外特徵及優勢。熟習此項技術者應瞭解，所揭 示之概念及具體實施例可易於用作修改或設計用於執行本 發明之同樣目的之其他結構之基礎。熟習此項技術者亦應 認識到，此等均等構造並不脫離如隨附申請專利範圍所闡 明之本發明之精神及範疇。當結合附圖考慮時，自以下描 述將更好地理解咸信為本發明所特有之新穎特徵（關於其 組織及操作方法兩者）以及其他目的及優勢。然而應明禮 理解，僅為說明及描述之目的而提供各圖，且並不意欲作 為本發明之限制的定義。 【實施方式】 .為了更几整理解本揭示案，現結合隨附圖式參看以下描 固1马根據一實施例 久又，干％，丨思菔一起使用及 或用作虛擬雙琿記憶體之部分的位址多工系統10之一“ =2。儘管外部地提供兩料，但纽料記憶體内告 個4°因此，當在-輸人時脈循環（亦即 間執==統時脈循環的在系統外部之時脈循賴 菸明 ¥乍及寫入操作兩者時，需要-位址切換。4 針對以最小效能及面積損失為雙 片及/或在錢料設計中提供位址h。 又蟑。， 根據本發明之實施例， — 當請求時，首先執行h U㈣操作，且 間。當待在單-時= ，從而引起快速讀取存取時 寺脈循環期間執行讀取操作及寫入操作兩 138805.doc 201005749 者時在讀取操作完成（或大體上完成）後立即使用内部儲 存=鎖存之寫入位址執行窝入操作。儘管讀取操作之完成 常书由有效外部讀取輸出界^，但本揭示案不需要此條 「 i而Q 虛5又位元線之成熟為可指示讀取操作之 「完成」的一可能事件。 . 在位址多工系統10中，將讀取位址儲存於鎖存器101 中，而將寫入位址儲存於鎖存器1〇2中。在一實施例中， φ 5己憶體為靜態隨機存取記憶體（SRAM)。 多工器104操作以„性地將一讀取位址及/或一寫入位 址提供至-預解碼器1〇6。多工器1〇4之操作係回應於任一 先前讀取操作。在控制單元1〇3内，例如，自我時間追縱 電路105可用以偵測讀取完成以使多工器1〇4切換且將寫入 位址供應至預解碼器106。若需要讀取操作及寫入操作兩 者，則大體上緊接在讀取操作之完成後執行寫入操作。使 用熟知方法（諸如，追蹤虛設位元線）使監㈣取操作發生 • 以判定讀取操作完成（或大體上完成）之時間。 /卜部系統時脈CLK作用邊緣（上升/下降）可用以經由控制 單元103觸發内部時脈信號ICLK之起始。再者，回應於外 .冑系統時脈CLK作用邊緣’控制單元1〇3產生讀取鎖存信 號ACLK及寫入鎖存信號BCLK兩者以大體上同時鎖存各： 讀取位址及寫入位址（在當待在同一外部時脈循環期間執 打讀取操作及寫入操作兩者時之彼等狀況下）。將寫入位 址切換信號WCLK维持於一第一（例如，低）狀態中’，使多 工器104將讀取位址提供至位址匯流排（例如，預解碼器 138805.doc 201005749 =成::解碼器、字線等)，在該時間期間，記憶體開始 且70成内部讀取循環。 體上完Μ轉料，由自我時間追縱電路 重設内部時脈信號ICLK，以便釋放讀取痒位址鎖 子。β而使讀取埠位址鎖存器101能夠接收新的讀取 址’同時由寫入埠位址鎖存器102保持鎖存先前接收之 :入㈣。再者，在已判定讀取操作完成（或大體上完幻 :，位址切換信號WCLK切換狀態(例如，轉至高)，且儲 存於寫入蟑位址鎖存器102中之寫入位址由多工器刚切換 至預解碼器106中以等待下一寫入操作之開始。 由控制單元1〇3再:欠確立内部時脈信⑽LK，此時開始 寫入操作。此等兩個内部時脈信號虹⑽衝之間的間隔 由自^時間延遲電路110產生以確保不僅寫入操作將不影 響先前讀取操作’且經由預解石馬器106供應之寫入位址將 到達預解广器10 6之輸出端且將在出現第二内部時脈信號 ICLK循環之上升邊緣前被提供至鎖存器（例如， ，輸入端。若至閘極1〇8之輸入信號改變或尚未穩 疋則而要使寫入位址在第二内部時脈循環前在鎖存器 1〇8之輸入端處可用以避免在位址鎖存器(例如，NAND 108)之輸出端處產生錯誤的可能性。 在實鉍例中，自我時間延遲電路11 〇由布局後模擬設 疋。在判定讀取操作完成（或大體上完成）後，提供足夠的 延遲以防止讀取與寫入位址衝突。延遲亦應足夠使位元線 月b夠在寫入操作前被等化。延遲為可由金屬遮罩程式化的 138805.doc 201005749 靜態延遲。 信=κ(=上完成)寫人操作後，再次重設内部時脈 J 放寫人埠位址鎖存器1〇2以接收任何新的 寫入位址。亦重設寫入位址切換信號WCLK(例如，設定至 低邏輯位準，諸如「〇 、油β 叹又至 復至預設讀取模式，黧拄 〜、u 飞等待下一個外部系統時脈循環。 自我時間追蹤電路1 〇 S w Μ以—已知方式(例如，虛設位元線追

蹤）判定寫入操作完成。 & 在特定外。[5時脈循環期間，多工器⑽之操作進 適應唯讀及唯寫記憶體操作/存取。在唯讀操作之狀況 下僅讀取鎖存仏號ACLK且非寫入鎖存信號Μα操作， 後者維持某一間置條件（例如，低或零狀態）。在唯寫操作 之狀況下（例如，當在—特定外部時脈循環期間不執行讀 :操：時)，在初始電路操作期間將寫入位址切換信號設 门位準j吏得一有機會即將寫入位址提供至預解碼器 106。 在操作中且參看圖丨，將讀取埠位址輸入施加至讀取埠 位址鎖存器U)卜同樣地’將寫人埠位址輸人施加至寫入 埠位址鎖存器102。控制.單元103將各別控制信號（亦即， 賣取鎖存彳。號ACLK及寫入鎖存信號BCLK)分別提供至讀 取埠位址鎖存器101及寫入璋位址鎖存器1〇2以使鎖存器 〇1 1 〇2接收且固持各別埠位址輸入。控制單元1 進一 步產生一内部時脈信號ICLK且將其提供至一閘極（諸如， NAND裝置108)。位址切換由多工器1〇4執行，多工器1〇4 138805.doc 201005749 自續取埠位址鎖存器101及寫入埠位址鎖存器1〇2接收經鎖 存之4取及寫人埠位址，且回應於來自控制單元⑽之寫 入位址切換信號wCLK，選擇性地將一者或另一者提供至 預解碼器106。自我時間追蹤電路1〇5可提供於控制單元

内且可&參加關於何時切換寫入位址切換信號WCLK 之决策。儘管將預解碼器1〇6描繪為接收位址信號之典型 己隐體定址組件’但可利用諸如位址緩衝器、位址解碼器 等之其他及/或替代组件。 在本實施例中’供應至預解碼器i Q6的二進位編碼位址 佗號引起特定輸出線之啟動，該信號被供應至相關聯的 yND閘極108。NAND閘極1〇8接收用於開控來自預解碼 器106之輸出之内部時脈信號ICLK以藉此將經反相之輸出 供應至緩衝器1〇9。接著將緩衝器潜之輸出傳輸至列/行 解碼器（未圖示）及/或其他記憶體組件。 ^ 圖為讀取操作及寫入操作兩者經請求且待在一單—外 4 ,系統時脈循環期間執行的第一情形（狀況叫之時序圖。 圖3描繪僅待執行讀取操作的第二情形中之信號時序，而 圖4描繪待在—外部系統時脈循環期間執行唯寫操作。 參看圖2 ’下-外部系統時脈循環之開始由外 脈信號似在時間Tl4的上升邊緣信號表示。回應於外^ 系統時脈㈣CLK轉至高，—内料脈信由控 元1〇3產生且在時間T2處轉至高⑺後之傳播延遲; 者’回應於外部系統時脈信號clk轉至高，讀 ACLK及寫人鎖存信《cLK在日節2處轉至高，藉此= 138805.doc 201005749 且固持輸入讀取位址及寫入位址。 讀取操作由自我時間追蹤電路105監控以判定其完成（或 大體上完成）之時間。在讀取操作完成（或大體上完成）後， 在時間T4，内部時脈信號ICLK轉至低以起始至寫入模式 之轉變。注意，此轉變獨立於外部系統時脈信號ClK。内 部時脈信號ICLK轉至低之時間由監控讀取操作之自我時 間追蹤電路105判定。在一實施例中，監控整個記憶體位 φ 元線及子線傳播時間。舉例而言，如此項技術中所熟知 的’可利用虛設位元線追縱讀取操作。 回應於内部時脈信號ICLK在時間丁3處轉至低，讀取鎖 存信號ACLK在T4處轉至低，使得讀取埠位址鎖存器丨“釋 放且可回應新讀取埠位址輸入之施加。在時間乃且回應於 讀取鎖存信號ACLK轉至低，寫人位址切換信號ία轉 至高。高WCLK信號指示寫入位址備妥，且使多工器1〇4 切換且藉此將储存於寫入蜂位址鎖存i 〇 2器中之寫入位址 • ㈣性地傳輸至預解碼器1〇6(而非先前傳輸之讀取位址）。 自我時序延遲開始於時間T3。自我時序延遲由自我時間 L遲電路11G提供。儘f該描述論述回應於内部時脈信號 .ICLK在時間T3處轉至低而開始自我時間延遲但在替代 f施例中，自我時間延遲在讀取鎖存信號A·在時間T4 處轉至低時開始。 在自我時序延遲後，内 一 仗鬥蛉脈信號ICLK在時間T6處轉 至高，以藉此以内部寫入循 _ L 爾衣之形式起始下一記憶體存 取。當内部寫入循環紝击蛀 ^ 束時’内部時脈信號ICLK在時間 138805.doc 201005749 T7處返回至低位準。如上文指出，自我時間追蹤電路】 使用熟知技術（諸如，虑讯你—成> 叹位7C線之監控）監控寫入操作， 以判疋已完成寫入操作之時間。 完成了寫人操作後且回應於内部時脈信號ICLK轉至 低，在時㈣處，寫入鎖存信號BCLK轉至低，藉此釋放 寫入琿位址鎖存㈣2,且使其能夠接收待在下-外部系 統時脈循環期間使用的任一新寫入位址。再者，回應於内 部時脈信號1CLK轉至低，寫入位址切換信號WCLK轉至低 Φ 以將多工益1〇4重設至初始條件，藉以將讀取璋位址鎖存 器ιοί之輸出傳輸至預解碼器1()6,以便備妥任—下一讀取 凊求。在時間T9處，外部系统時脈信號clk轉至高，盆指 示下-記憶體系統存取循環之開始，使得内部時脈信號 、讀取鎖存信號ACLK及寫人鎖存信號bclk在時間 T10處轉至高，重複先前詳述之程序（至少至讀取及寫入存 ^操作兩者皆經請求且待在彼下一外部系統時脈週期期間 執行的程度）。 ❹ «為僅#執仃·_讀取操作（亦即’無寫入操作被請求或 {在-特定外部系統時脈循環期間執行)之第二情形之時 序圖上已知藉由監控晶片選擇接針已請求一讀取操作，而 、:胃求寫人操作。提供—晶片選擇接針用於讀取操作， 同時提供一第二晶片選擇接針用於寫入操作。 接雀不供應任何寫入位址（亦即，未選擇適當的晶片選擇 Λ 清况下，可使寫入鎖存信號BCLK保持低，以便備 文接收可到達之任一經施加之信號（但本發明之實施例亦 138805.doc -12- 201005749 二Γ括-如^在圖2中展示不抑制信號bclk之轉變的實施 ^^ .、，、冩入印求之情況下，亦將寫入位址切 ' WCLK維持為低（亦即，在讀取狀態中），以便使多 1 4將由4取埠位址㈣器⑻鎖存及㈣之讀取淳位 址輸入信號連續地傳輸至預解碼器⑽。否則，如上參看 ^所解釋，在時間T1與T4之間執行實施讀取操作所需之 "ίσ。可因不必要而省政參 ’略貫施如圖2中所示包括時間Τ5至 Τ8之記憶體寫入支援操作所必要之信號。 圖4為僅執订一寫入操作（亦即，無讀取操作被請求或待 在一特定外料、統時脈循環期間執行（未選擇讀 片選擇主接針）)之第三情形之時序圖。㈣供餘-讀取位 址之!·月況下’可使讀取鎖存信號aclk^持為低，以便備 妥接收可到達之任—經施加之信號。注意本發明之實施例 亦可包括如切在圖2中展示不抑制讀取鎖存信號Auk 轉變的實施例。在無讀取請求之情況下，可回應於寫入鎖 存號BCLK上升而將寫人位址切換信號wcL〖設定至高 ㈣（在時間T5)，以便使多工器1〇4將由寫入淳位址鎖:

益102鎖存及固持之寫人蟑位址輸人信號傳輸至預解碼器 106。 D -般而言，省略僅讀取所必要之信號，可使執行寫入操 作所必要之彼等信號提前，亦即，在外部系統時脈信號 CLK之循環期間比#請求且待執行讀取操作及寫入操作兩 者時較早地起始。同樣地，如在唯讀操作之第二情形卜 在此第三情形中内部時脈信號ICLK僅需要包括單—循 138805.doc -13- 201005749 環，在此期間執行寫入操作。因此，在時㈣，内部時脈 信號ICLK轉至高，如同寫入鎖存信號bclk。因為寫入操 作通常需要比進行讀取操作多的時間來完成，所以延長内 部時脈信號ICLK之脈衝寬度以保持高直至時間”。回應 於内部時脈信號1⑽之下降邊緣，寫入鎖存信號BCLK及 寫入位址切換信號WCLK兩者返回至低位準以使電路備妥 接受新的寫入位址。 隹乂已闡月具體電路’但熟習此項技術者應瞭解，並不 需要所揭示之電路中之全部來實踐本發明。此外，未描述 某些熟知電路以維持聚焦於本發明。類似地，儘管該描述 在某些位置中提及邏輯「〇」及邏輯「!」，但熟習此項技 術者應瞭解，在不影響本發明之操作的情況下，可切換邏 輯值，相應地調整電路之其餘部分。 儘管出於指導之目的在上文描述某些具體實施例，但本 發明並不限於此。虛擬雙埠記憶體之控制電路可用於第一 Γ體存取操作為寫人操作且第：記㈣存取操作為讀取 知作、第-記憶體存取操作為寫人操作且第二記憶體存取 操作為寫人#作’及第—記憶體存取操作為讀取操作且第 二記憶體存取操作為讀取操作之實施财。因此，可在不 、離如申„月專利範圍令所闡明之本發明之範嘴之情況下實 1 菱所描述之具體實施例之各種修改、改編及各種特徵之组 合。 ’ 【圖式簡單說明】 圖1為用於與虛擬譬埴0卜甚诚 旱3己’U體一起使用及/或用作虛擬雙 1388〇5.doc 201005749 璋記憶體之部分的位址多工系統之高階方塊圖。 圖2為說明I之位址多工系統之操作之第—情 #1)的時序圖。 J 4 圖3為說明之位址多工系統之操作之第二情形(狀況 #2)的時序圖。 圖4為說明圖1之位址多工丰絲蚀 糸統之刼作之第三情形（狀況 #3)的時序圖。 ❹ ❿ 【主要元件符號說明】 101 讀取埠位址鎖存II 102 寫入埠位址鎖存器 103 控制單元 104 多工器 105 自我時間追蹤電路 106 預解碼器 108 N AND/閘極/鎖存器 109 緩衝器 110 自我時間延遲電路 ACLK 讀取鎖存信號 BCLK 寫入鎖存信號 CLK 外部系統時脈 ICLK 内部時脈信號 T1 時間 T2 時間 T3 時間 138805.doc -15- 201005749

Τ4 Τ5 Τ6 Τ7 Τ8 T9 Τ10 WCLK 時間 時間 時間 時間 時間 時間 時間 寫入位址切換信號/位址切換信號 138805.doc -16-

Claims (1)

1. 201005749 七、申請專利範圍： 1. 一種虛擬雙埠記憶體位址多工系統，其包含 一讀取埠位址鎖存器， 信號而固持一讀取位址； 一寫入埠位址鎖存器， 信號而固持一寫入位址； 其可操作以 回應於一外部時脈 其可操作以回應於該外部時脈 s己憶體操作之監控而控制 役制電路，其基於 璜取/寫入記憶體存取；及

   -多工器，其回應於來自該控制電路之—切換信號而 -經固持之讀取位址與一經固持之寫入位址之間切 換0 2·如請求们之虛擬雙蟑記憶體位址多工系、統，其中該第 一圮憶體操作為一記憶體讀取操作。 3·如請求項2之虛擬雙蟑記憶體位址多工系統，其中該讀 取埠位址鎖存器在該讀取操作後釋放。 ❿4. 清求項3之虛擬雙埠記憶體位址多工系統，其中該寫 入位址鎖存器在該讀取操作後保持鎖存。 5. 如請求項4之虛擬雙琿記憶體位址多卫系統，其中該寫 .入埠位址在一寫入操作後釋放。 6. 如請求们之虛擬雙琿記憶體位址多工系統，其中該控 制電路包3產生-自我時序延遲之一自我時間延遲電 路’該㈣電路在該自我時序延㈣確立内料脈信號 以開始一第二記憶體操作。 7·如請求項2之虛擬雙埠記憶體位址多工系統，其中該控 138805.doc 201005749 制電路包含一自我時間追蹤電路，其回應於偵測到之該 5賣取操作之完成而起始該切換信號之產生。 8. 如请求項7之虛擬雙埠記憶體位址多工系統，其中該偵 測到之完成係基於一虛設位元線之監控。 9. 如請求項丨之虛擬雙埠記憶體位址多工系統，其中該控 制電路操作以識別讀取/寫入操作模式、唯讀操作模式及 唯寫操作模式。 10. 如請求項2之虛擬雙埠記憶體位址多工系統，其中該控 制電路回應於一讀取請求之一不存在而使一寫入操作之 一時序提前。 11. 如請求項丨之虛擬雙埠記憶體位址多工系統其中該第 δ己憶體操作為一寫入操作。 12. 如請求項2之虛擬雙埠記憶體位址多工系統，其中該多 器可操作以維持一預設條件，藉以該讀取位址經傳輸 至該記憶體位址單元。 13·如請求項2之虛擬雙埠記憶體位址多工系統，其進一步 包含一預解碼器，該預解碼器在該讀取操作至少大體上 完成後接收該經固持之寫入位址。 14_如請求項13之虛擬雙埠記憶體位址多工系統，其進一步 包合一閘極，該閘極在接收一内部時脈信號之一第二確 立前自該騎碼器接收該寫人位址，該内料脈信號之 一第一確立係回應於該外部時脈信號。 15· -種控制-位址信號至一記憶體之一施加之方法，其包 含： 138805.doc 201005749 偵測讀取請求及寫入請求； 將一讀 將一寫 在無一寫入請求之情況下回應於一讀取請求 取位址供應至一記憶體組件； 在無一讀取請求之情況下回應於一寫入請求 入位址供應至該記憶體組件；及 回應於待在一 一寫入請求兩者 翠一時脈循環期間執行之-讀取請求及

   1)將該讀取位址供應至該記憶體組件， ii)基於-讀取操作之m定在料_時脈循環 内—將該寫入位址供應至該記憶體組件之時間，及 _m)在該讀取位址與該寫人位址之間切換以藉此在該 經判定之時間處將該寫入位址供應至該記憶體組件。 16.如請求項15之方法’其中該判定包括感測—虛設位元線 之一條件。

   如請求項15之方法 凡攻〇 其中該判定包括偵測一讀取操作之 18. 19. 如請求項15之方法，其中回應於待在該單—時脈循環期 間執行之該讀取請求及該寫入請求兩者，在一第一週期 期間，該寫人位址及該讀取位址儲存於各別讀取淳位址 :存器及寫入埠位址鎖存器中’且在—緊接的隨後週期 « ’僅將該寫人位址儲存於該寫人蜂位址鎖存器令， 且釋放該讀取埠位址鎖存器。 如請求項15之方法，其進—步包含取決於在—初始時間 週期期間存在該讀取請求及該寫入請求兩者還是在該初 138805.doc 201005749 始時間週期期職存在該料請求及該寫人 者而產生具有一頻率之—由 '月求中之一 20. 如請求項15之方法C號。 時間週期期間僅存在一寫一二否在：初始 内部時脈信號。 〜求而產生具有-週期之- 138805.doc e

   *4.