KR20100135804A - 의사-듀얼 포트 메모리에서의 어드레스 멀티플렉싱 - Google Patents

의사-듀얼 포트 메모리에서의 어드레스 멀티플렉싱 Download PDF

Info

Publication number
KR20100135804A
KR20100135804A KR1020107022886A KR20107022886A KR20100135804A KR 20100135804 A KR20100135804 A KR 20100135804A KR 1020107022886 A KR1020107022886 A KR 1020107022886A KR 20107022886 A KR20107022886 A KR 20107022886A KR 20100135804 A KR20100135804 A KR 20100135804A
Authority
KR
South Korea
Prior art keywords
address
write
read
memory
dual port
Prior art date
Application number
KR1020107022886A
Other languages
English (en)
Other versions
KR101153109B1 (ko
Inventor
창호 정
쳉 종
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20100135804A publication Critical patent/KR20100135804A/ko
Application granted granted Critical
Publication of KR101153109B1 publication Critical patent/KR101153109B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

의사-듀얼 포트 메모리 어드레스 멀티플렉싱 시스템은 단일 클록 사이클 동안에 수행될 리드 요청 및 라이트 요청을 식별하도록 동작하는 제어 회로(103)를 포함한다. 자기 시간 트랙킹 회로(105)는 리드 동작을 모니터링하고 상기 리드 동작이 완료된 것으로 결정될 때에 스위칭 신호(WCLK)를 발생시킨다. 멀티플렉서(104)는 적절한 시간에 메모리 어드레스 유닛에 리드 어드레스 및 라이트 어드레스를 적절하게 제공하기 위해 스위칭 신호에 응답적이다.

Description

의사-듀얼 포트 메모리에서의 어드레스 멀티플렉싱 {ADDRESS MULTIPLEXING IN PSEUDO-DUAL PORT MEMORY}
본 개시물은 일반적으로 메모리 회로들에 관한 것이다. 보다 특정하게는, 본 개시물은 의사-듀얼 포트 메모리들에 대한 어드레스 제어에 관한 것이다.
듀얼 포트 메모리들은 전형적으로 두 개의 포트들 및 메모리 셀들의 어레이를 갖는다. 상기 메모리는, 하나의 포트로부터 액세스되는 메모리 셀들이 다른 포트로부터 액세스되는 메모리 셀들과 동일하지 않는, 제공되는 포트들 모두로부터 동시에 액세스될 수 있다. 그러한 듀얼 포트 메모리들에서 사용되는 메모리 셀의 공통적인 타입은 8개의 전계 효과 트랜지스터(FET)들을 포함한다.
단일 포트 메모리의 메모리 셀들은 전형적으로 단지 6개의 트랜지스터들을 포함한다. 두 개의 타입들의 메모리 셀들이 동일한 프로세스를 이용하여 제조될 때에, 6-트랜지스터 메모리 셀은 전형적으로 8-트랜지스터 셀에 비해 단지 약 절반의 집적 회로 면적으로 소비한다. 하지만, 많은 어플리케이션에서 듀얼 포트 메모리, 즉 단일 클록 사이클 내에 리드 및 라이트 동작 모두를 처리할 수 있는 메모리의 기능성을 필요로 한다.
6-트랜지스터 메모리 셀의 더 작은 사이즈를 활용하기 위해서, 듀얼 포트 메모리 기능성을 필요로 하는 그러한 어플리케이션을 여전히 만족시키면서, 의사-듀얼 포트 메모리로 불리는 메모리 디바이스들이 종종 사용된다. 일 예에서, 의사-듀얼 포트 메모리는 단일 메모리 어레이를 갖고, 상기 어레이의 각각의 메모리 셀은 단일 쌍의 비트 라인들(예컨대, 비트 라인 B 및 비트 라인 바 BN)에 선택적으로 결합될 수 있는 6-트랜지스터 메모리 셀이다.
한번에 단지 하나의 메모리 액세스만이 수행된다는 점에서, 상기 메모리 어레이는 단일 포트 메모리로서 동작한다. 하지만, 상기 의사-듀얼 포트 메모리는 그것이 두 개의 포트들을 갖는다는 점에서 듀얼 포트 메모리를 흉내낸다(mimic). 일 예에서, 상기 의사-듀얼 포트 메모리는 때때로 시간 지연된 멀티플렉서(TDM; Time Delayed Multiplexer)로 불리는 회로를 갖는다. 단일 입력 클록 신호가 상기 의사-듀얼 포트 메모리에서 수신되고, 이러한 단일 입력 클록 신호는 입력 리드 어드레스, 입력 라이트 어드레스, 및 입력 데이터 값을 래치하기 위해 이용된다. 상기 입력 클록 신호의 상승 에지는 상기 입력 리드 어드레스를 이용하여 리드 동작을 개시하기 위해 이용된다. 상기 리드 동작이 완료된다. 그 후에, 상기 입력 클록 신호의 하강 에지가 발생한다. 상기 TDM은 라이트 동작을 개시하기 위해서 상기 입력 클록 신호의 하강 에지를 이용한다. 상기 입력 라이트 어드레스는 상기 라이트 동작 동안의 상기 메모리 어레이를 어드레싱하기 위해서 이용되고, 상기 메모리 어레이에 라이트되는 데이터는 입력 데이터 값이다. 두 개의 메모리 동작들이 상기 입력 클록 신호의 단일 사이클 내에 수행됨에도 불구하고, 두 개의 메모리 동작들은 실제로는 순차적으로 수행된다. 하지만, 상기 의사-듀얼 포트 메모리의 외부에서는, 상기 의사-듀얼 포트 메모리는 상기 메모리 어레이의 두 개의 액세스들을 동시에 또는 실질적으로 동시에, 즉 단일 클록 사이클 내에서 가능하게 하는 것처럼 보인다.
제1 리드 메모리 동작을 수행하는데에 필요한 시간 양은 제2 라이트 메모리 동작을 수행하는데에 필요한 시간 양과 동일하지 않을 수 있다. 종래의 TDM 접근법을 이용하는 것은 전체 메모리 액세스 시간들을 늦추는데, 이는 두 개의 동작들에 대해 이용가능한 상대적인 시간 양들이 클록 사이클의 상승 에지가 발생할 때에 그리고 상기 클록 사이클의 하강 에지가 발생할 때의 시간에 의해서 결정되기 때문이다. 예컨대, 클록 신호가 그것이 클록 사이클에서 하이에 있는 만큼 로우에 있다면(즉, 클록 신호는 50/50 듀티 사이클을 가짐), 보다 빠른 리드 동작 및 보다 느린 라이트 동작 모두를 수행하기 위해서 동일한 시간 양이 허용되어야 한다. 결과는, 상기 리드 동작이 완료된 이후에 시작하고 상기 클록 신호의 하강 에지 시에 종료하는 낭비 시간의 양이다.
본 개시물의 일 실시예에 따르면, 의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템은 리드 포트 어드레스 래치, 라이트 포트 어드레스 래치, 제어 회로, 및 멀티플렉서를 갖는다. 상기 리드 포트 어드레스는 외부 클록 신호에 응답하여 리드 어드레스를 홀딩하도록 동작가능하다. 상기 라이트 포트 어드레스 래치는 상기 외부 클록 신호에 응답하여 라이트 어드레스를 홀딩하도록 동작가능하다. 상기 제어 회로는 제1 메모리 동작의 모니터링에 기초하여 리드/라이트 메모리 액세스를 제어한다. 상기 멀티플렉서는 상기 제어 회로로부터의 스위치 신호에 응답하여 홀딩된 리드 어드레스 및 홀딩된 라이트 어드레스 사이에서 스위칭한다.
본 발명의 다른 실시예에서, 방법은 메모리로의 어드레스 신호의 적용을 제어한다. 상기 방법은 리드 및 라이트 요청들을 검출하는 단계를 포함한다. 라이트 요청의 부재 시에 리드 요청에 응답하여, 상기 방법은 메모리 컴포넌트로 리드 어드레스를 공급하는 단계를 포함한다. 리드 요청의 부재 시에 라이트 요청에 응답하여, 상기 방법은 상기 메모리 컴포넌트에 라이트 어드레스를 공급하는 단계를 포함한다.
단일 클록 사이클 동안에 수행될 리드 요청 및 라이트 요청 모두에 응답하여, 상기 방법은 상기 메모리 컴포넌트에 상기 리드 어드레스를 공급하는 단계를 포함한다. 리드 동작의 모니터링에 기초하여, 상기 방법은 상기 메모리 컴포넌트에 상기 라이트 어드레스를 공급하기 위해서 상기 단일 클록 사이클 내에 시간을 결정하는 단계를 더 포함한다. 상기 방법은 또한 상기 결정된 시간에 상기 메모리 컴포넌트에 상기 라이트 어드레스를 공급하기 위해서 상기 리드 어드레스와 상기 라이트 어드레스 사이에서 스위칭하는 단계를 포함한다.
개시되는 실시예들의 장점은 어드레스 멀티플렉싱이 리드 어드레스 시간에 영향을 주는 것 없이 의사-듀얼 포트 메모리에서 제공된다는 것이다. 추가로, 최소의 면적 및 성능 페널티들을 갖는 멀티플렉싱이 수행된다.
후술하는 상세한 설명이 보다 잘 이해될 수 있도록 이상에서 특징들 및 기술적 장점들을 다소 광범위하게 약술하였다. 청구항들의 내용을 형성하는 추가적인 특징들 및 장점들이 이하에서 기술될 것이다. 개념 및 개시되는 특정한 실시예는 본 발명의 동일한 목적들을 수행하기 위해서 다른 구조들을 수정하거나 또는 설계하기 위한 기초로서 용이하게 이용될 수 있음이 당업자에 의해서 이해될 것이다. 그러한 균등한 구조들이 첨부된 청구항들에 기술된 바와 같은 본 발명의 범위 및 사싱을 벗어나지 않음이 당업자에 의해서 또한 이해되어야 한다. 추가의 목적들 및 장점들과 함께, 동작의 조직 및 방법 모두에 관하여, 본 발명의 특징인 것으로 여겨지는 신규한 특징들은 첨부된 도면들과 관련하여 고려될 때에 후술하는 설명에서 보다 잘 이해될 것이다. 하지만, 도면들 각각은 단지 설명 및 기술을 위한 목적으로 제공되고 그리고 본 발명의 한계들의 정의로서 의도되지 않음이 명백하게 이해되어야 한다.
본 개시물의 보다 완전한 이해를 위해서, 이제 첨부된 도면들과 함께 후술하는 설명이 참조된다.
도 1은 의사-듀얼 포트 메모리의 일부와의 및/또는 의사-듀얼 포트 메모리의 일부로서의 이용을 위한 어드레스 멀티플렉싱 시스템의 하이-레벨 블록도이다.
도 2는, 도 1의 어드레스 멀티플렉싱 시스템의 동작의 제1 시나리오(케이스 #1)를 기술하는 타이밍 도이다.
도 3은, 도 1의 어드레스 멀티플렉싱 시스템의 동작의 제2 시나리오(케이스 #2)를 기술하는 타이밍 도이다.
도 4는, 도 1의 어드레스 멀티플렉싱 시스템의 동작의 제3 시나리오(케이스 #3)를 기술하는 타이밍 도이다.
도 1은 의사-듀얼 포트 메모리의 일부와의 및/또는 의사-듀얼 포트 메모리의 일부로서의 이용을 위한 어드레스 멀티플렉싱 시스템의 하이-레벨 블록도이다. 두개의 포트들이 외부적으로 제공되었음에도 불구하고, 의사-듀얼 포트 메모리는 단지 하나의 단일 포트를 내부적으로 갖는다. 따라서, 리드 및 라이트 동작들 모두가 하나의 입력 클록 사이클 동안에 실행될 때에 어드레스 스위치가 필요하고, 즉 여기서 상기 메모리 외부의 클록 사이클은 외부 시스템 클록 사이클로 불린다. 본 발명의 실시예들은 최소의 성능 및 영역 패널티를 갖는 의사-듀얼 포트 설계에서의 그리고/또는 그를 위한 어드레스 멀티플렉싱을 제공하는 것으로 지향된다.
본 발명의 실시예들에 따르면, 리드 동작이 디폴트 동작으로서 세팅되고, 그리고 요청될 때에, 첫 번째로 실행되어 고속 리드 액세스 타임의 결과를 낳는다. 리드 및 라이트 동작들 모두가 단일 클록 사이클 동안에 수행되어야 할 때에, 내부적으로 저장되고 래치된 라이트 어드레스를 이용하여 리드 동작의 완료(또는 실질적인 완료) 바로 이후에 라이트 동작이 수행된다. 리드 동작의 완료가 종종 유효(valid) 외부 리드 출력에 의해서 정의되지만, 본 개시물은 그러한 조건을 필요로 하지 않는다. 예컨대, 더비 비트 라인의 성숙(maturation)은 리드 동작의 "완료"를 나타낼 수 있는 하나의 가능한 이벤트이다.
상기 어드레스 멀티플렉싱 시스템(10)에서, 상기 리드 어드레스가 래치(101)에 저장되는 한편, 상기 라이트 어드레스는 래치(102)에 저장된다. 일 실시예에서, 상기 메모리는 정적 랜덤 액세스 메모리(SRAM)이다.
멀티플렉서(104)는 프리-디코더(106)에 리드 어드레스 및/또는 라이트 어드레스를 선택적으로 제공하도록 동작한다. 상기 멀티플렉서(104)의 동작은 임의의 프리코딩 리드 동작에 반응적(responsive)이다. 제어 유닛(103) 내에서, 예컨대, 상기 멀티플렉서(104)로 하여금 스위치하게 하고 상기 프리-디코더(106)로 라이트 어드레스를 공급하게 하기 위해 리드 완료를 검출하는데에 자기 시간 트랙킹 회로(105)가 이용될 수 있다. 리드 및 라이트 동작들 모두가 필요하면, 상기 라이트 동작은 상기 리드 동작의 완료의 실질적으로 바로 이후에 수행된다. 언제 상기 리드 동작이 완료(또는 실질적으로 완료)되는지를 결정하기 위해 상기 리드 동작을 모니터링하는 것은 더미 비트 라인을 트랙킹하는 것과 같이, 잘 알려진 방법들을 이용하여 발생한다.
외부 시스템 클록(CLK) 액티브 (상승/하강)에지는 상기 제어 유닛(103)을 통해 내부 클록 신호(ICLK)의 개시를 트리거링하기 위해 이용될 수 있다. 또한, 외부 클록 신호(CLK) 액티브 에지에 응답하여, 상기 제어 유닛(103)은 각각의 리드 및 라이트 어드레스들을 실질적으로 동시에 래치하기 위해서 리드 래치 신호(ACLK) 및 라이트 래치 신호(BCLK) 모두를 발생시킨다(리드 및 라이트 동작들 모두가 동일한 외부 클록 사이클 동안에 수행되어야 하는 경우에). 라이트 어드레스 스위치 신호(WCLK)가 제1(예컨대, 로우) 상태로 유지되고, 상기 제1 상태는 상기 멀티플렉서(104)로 하여금 상기 메모리가 내부 리드 사이클을 개시하고 완료하는 동안에 어드레스 버스(예컨대, 프리디코더(106), 행/열 디코더, 워드 라인들, 등)에 리드 어드레스를 제공하게 한다.
상기 리드 동작이 완료되거나 또는 실질적으로 완료될 때에, 상기 내부 클록 신호(ICLK)는 리드 포트 어드레스 래치(101)를 해제(release)하도록 자기 시간 트랙킹 회로(105)에 의해서 자동적으로 리셋되고, 이는 새로운 리드 어드레스를 수신하게 하는 한편 이전에 수신된 라이트 어드레스는 라이트 포트 어드레스 래치(102)에 의해서 래치가 유지된다. 또한, 상기 리드 동작이 완료(또는 실질적으로 완료)된 것으로 결정된 이후에, 상기 어드레스 스위치 신호(WCLK)는 상태를 스위칭하고(예컨대, 하이로 높임) 그리고 라이트 포트 어드레스 래치(102에 저장되는 라이트 어드레스가 다음의 라이트 동작의 시작을 대기하기 위해서 상기 프리-디코더(106)로 상기 멀티플렉서(104)에 의해서 스위칭된다.
상기 내부 클록 신호(ICLK)가 다시 상기 제어 유닛(103)에 의해서 어설트(assert)되고, 이 시간은 상기 라이트 동작을 개시하기 위한 것이다. 라이트 동작이 이전의 리드 동작에 영향을 미치지 않을 것이라는 것뿐 아니라, 상기 프리-디코더(106)를 통해 공급되는 라이트 어드레스가 상기 프리-디코더(106)의 출력에 도달할 것이고 그리고 제2 내부 클록 신호(ICLK) 사이클의 상승 에지의 발생 이전에 래치(예컨대, NAND(108))의 입력에 제공될 것이라는 것을 보장하기 위해서, 이러한 두 개의 내부 클록 신호(ICLK) 펄스들 사이의 간격(interval)이 자기-시간 지연 회로(110)에 의해서 발생된다. 어드레스 래치(예컨대, NAND(108))의 출력에서 발생되는 에러가 게이트(108)로의 입력 신호를 변화시키거나 또는 안정되지 않는 가능성을 방지하기 위해서, 상기 제2 내부 클록 사이클 이전에 래치(108)의 입력에서 이용가능한 라이트 어드레스를 갖는 것이 바람직하다.
일 실시예에서, 상기 자기 시간 지연 회로(110)가 포스트 레이아웃 시뮬레이션에 의해서 세팅된다. 상기 리드 동작이 완료(또는 실질적으로 완료)된 것으로 결정된 후에, 리드 및 라이트 어드레스 충돌들을 방지하기 위해 충분한 지연이 제공된다. 상기 지연은 또한 비트 라인들이 라이트 동작 이전에 등화되도록 충분해야 한다. 상기 지연은 금속 마스크에 의해서 프로그램가능한, 정적 지연이다.
상기 라이트 동작이 완료되면(또는 실질적으로 완료되면), 내부 클록 신호(ICLK)가 다시 리셋되고, 임의의 새로운 라이트 어드레스를 수신하기 위해 상기 라이트 포트 어드레스 래치(102)가 해제된다. 메모리 액세스 조건 또는 상태가 다음의 외부 시스템 클록 사이클을 대기하는 디폴트 리드 모드로 재저장되도록, 라이트 어드레스 스위치 신호(WCLK)가 또한 리셋된다(예컨대, "0"과 같은 로우 로직 레벨로 세팅됨). 상기 라이트 동작은 기지의 방식, 예컨대 더미 비트 라인 트랙킹으로 상기 자기 시간 트랙킹 회로(105)에 의해서 완료된 것으로 결정된다.
상기 멀티플렉서(104)의 동작은 특정한 외부 클록 사이클 동안에 리드 전용 및 라이트 전용 메모리 동작/액세스를 추가로 수용한다. 리드 전용 동작의 경우에, 라이트 래치 신호(BCLK)가 아닌 리드 래치 신호(ACLK)만이 동작적이고, 라이트 래치 신호는 몇몇 아이들(idle) 조건(예컨대, 로우 또는 제로 상태)을 유지한다. 라이트 전용 동작의 경우에(예컨대, 특정한 외부 클록 사이클 동안에 리드 동작이 수행되지 않을 때), 가장 이른 시기에 상기 프리-디코더(106)로 상기 라이트 어드레스가 제공되도록, 상기 라이트 어드레스 스위치 신호가 초기 회로 동작 동안에 하이 레벨로 세팅된다.
도 1과 관련한 동작에 있어서, 리드 포트 어드레스 입력이 리드 포트 어드레스 래치(101)에 적용된다. 유사하게, 라이트 포트 어드레스 입력이 라이트 포트 어드레스 래치(102)에 적용된다. 제어 유닛(103)은 제어 신호들(예컨대, 리드 래치 신호(ACLK) 및 라이트 래치 신호(BCLK)) 각각을 상기 리드 및 라이트 포트 어드레스 래치들(101 및 102)로 각각 제공하고, 이는 상기 래치들(101, 102)로 하여금 각각의 포트 어드레스 입력들을 수신하여 홀딩하게 한다. 상기 제어 유닛(103)은 추가로 내부 클록 신호(ICLK)를 발생시키고 NAND 디바이스(108)와 같은 게이트에 이를 제공한다. 어드레스 스위칭은 멀티플렉서(104)에 의해서 수행되고, 상기 멀티플렉서는 상기 리드 및 라이트 포트 어드레스 래치들(101 및 102)로부터 래치된 리드 및 라이트 포트 어드레스들 모두를 수신하고, 그리고 상기 제어 유닛(103)으로부터의 라이트 어드레스 스위치 신호(WCLK)에 응답적으로, 하나 또는 다른 것을 상기 프리-디코더(106)에 선택적으로 제공한다. 상기 자기 시간 트랙킹 회로(105)는 상기 제어 유닛(103) 내에서 제공될 수 있고, 그리고 언제 라이트 어드레스 스위치 신호(WCLK)를 스위칭할지에 대한 결정에 참여할 수 있다. 어드레스 신호를 수신하는 전형적인 메모리 어드레싱 컴포넌트로서 상기 프리-디코더(106)가 묘사되었지만, 어드레스 버퍼, 어드레스 디코더, 등과 같은 다른 그리고/또는 대안적인 컴포넌트들이 이용될 수 있다.
본 실시예에서, 상기 프리-디코더(106)로 공급되는 이진 코딩된 어드레스 신호는 특정 출력 라인을 활성화시키고, 신호가 관련된 NAND 게이트(108)로 공급된다. 상기 NAND 게이트(108)는 프리-디코더(106)로부터의 출력을 게이팅하기 위해 상기 입력 클록 신호(ICLK)를 수신하고, 그에 따라 반전된 입력을 버퍼(109)에 공급한다. 그 후에 상기 버퍼(109)의 출력이 행/열 디코더(미도시) 및/또는 다른 메모리 컴포넌트들에 전송된다.
도 2는, 도 1의 어드레스 멀티플렉싱 시스템의 동작의 제1 시나리오(케이스 #1)를 기술하는 타이밍 도이다. 도 3은 단지 리드 동작만이 수행되어야 하는 시나리오에서의 신호 타이밍을 도시함에 반해, 도 4는 외부 시스템 클록 사이클 동안에 수행되어야 하는 라이트 전용 동작을 도시한다.
도 2를 참조하면, 다음의 외부 시스템 클록 사이클의 개시가 시간 T1에서 외부 시스템 클록 신호(CLK)의 상승 에지에 의해서 시그널링된다. 하이로 되는 상기 외부 시스템 클록 신호(CLK)에 응답하여, 내부 클록 신호(ICLK)가 상기 제어 유닛(103)에 의해서 발생되고, T1 이후의 전파 지연인 시간 T2에서 하이로 된다. 또한, 하이로 되는 상기 외부 시스템 클록 신호(CLK)에 응답하여, 리드 래치 신호(ACLK) 및 라이트 래치 신호(BCLK)가 시간 T2에서 하이로 되고, 그에 따라 입력 리드 및 라이트 어드레스들을 래칭하고 홀딩한다.
상기 리드 동작은 언제 리드 동작이 완료(또는 실질적으로 완료)하는지를 결정하기 위해서 상기 자기 시간 트랙킹 회로(105)에 의해서 모니터링된다. 상기 리드 동작이 완료(또는 실질적으로 완료)된 이후에, 시간 T4에서, 라이트 모드로의 전이를 개시하기 위해서 상기 내부 클록 신호(ICLK)가 로우로 된다. 이러한 전이가 상기 외부 시스템 클록 신호(CLK)에 독립적임이 주목된다. 상기 내부 클록 신호 신호(ICLK)가 로우로 되는 시간은 상기 리드 동작을 모니터링하는 상기 자기 시간 트랙킹 회로(105)에 의해서 결정된다. 일 실시예에서, 전체 메모리 비트 라인 및 워드 라인 전차 시간이 모니터링된다. 예컨대, 더미 비트 라인은 당업계에 잘 알려진 바와 같이 상기 리드 동작을 트랙킹하기 위해 이용될 수 있다.
시간 T3에서 로우로 되는 상기 내부 클록 신호(ICLK)에 응답하여, 상기 리드 포트 어드레스 래치(101)가 해제되고 새로운 리드 포트 어드레스 입력의 적용에 응답할 수 있도록 상기 리드 래치 신호(ACLK)가 T4에서 로우로 된다. 시간 T5에서 드리고 로우로 되는 상기 리드 래치 신호(ACLK)에 응답하여, 상기 라이트 어드레스 스위치 신호(WCLK)가 하이로 된다. 하이 WCLK 신호는, 라이트 어드레스가 준비되고 그리고 멀티플렉서(104)로 하여금 스위치하게 하고 그에 따라 상기 라이트 포트 어드레스 래치(102)에 저장된 라이트 어드레스를 상기 프리-디코더(106)로 선택적으로 전송(이전에 전송된 리드 어드레스를 대신하여)하게 한다는 것을 나타낸다.
자기 타이밍 지연은 시간 T3에서 시작한다. 상기 자기 타이밍 지연은 상기 자기 시간 지연 회로(110)에 의해서 제공된다. 본 설명은 시간 T3에서 로우로 되는 상기 내부 클록 신호(ICLK)에 응답하여 상기 지연 시간 지연을 개시하는 것을 논의하지만, 대안적인 실시예에서는, 상기 리드 래치 신호(ACLK)가 시간 T4에서 로우로 될 때에 상기 자기 시간 지연이 시작한다.
상기 지연 타이밍 지연 이후에, 내부 라이트 사이클의 형태로 다음의 메모리 액세스를 개시하기 위해서, 상기 내부 클록 신호(ICLK)가 시간 T6에서 하이로 된다. 상기 내부 라이트 사이클이 종료할 때에, 상기 내부 클록 신호(ICLK)가 시간 T7에서 로우 레벨로 리턴한다. 상기한 바와 같이, 상기 자기 시간 트랙킹 회로(105)는 상기 라이트 동작이 언제 완료되는지를 결정하기 위해서 더미 비트 라인들을 모니터링하는 것과 같은 잘 알려진 기술을 이용하여 상기 라이트 동작을 모니터링한다.
완료된 상기 라이트 동작을 갖는 것 그리고 로우로 되는 상기 내부 클록 신호(ICLK)에 응답하여, 시간 T8에서 상기 라이트 래치 신호(BCLK)는 로우로 되고, 그에 따라 상기 라이트 포트 어드레스 래치(102)를 해제하고 그리고 상기 라이트 포트 어드레스 래치(102)가 다음의 외부 시스템 클록 사이클 동안에 이용될 임의의 새로운 라이트 어드레스를 수신하게 한다. 또한, 로우로 되는 상기 내부 클록 신호(ICLK)에 응답하여, 상기 멀티플렉서(104)를 초기 조건으로 리셋하기 위해서 상기 라이트 어드레스 스위치 신호(WCLK)는 로우로 되고, 따라서 상기 리드 포트 어드레스 래치(101)의 출력이 임의의 다음 리드 요청을 준비하도록 상기 프리-디코더(106)에 전송된다. 시간 T9에서 내부 클록 신호(ICLK), 리드 래치 신호(ACLK) 및 라이트 래치 신호(BCLK)가 앞서 상술한 절차를 반복하는 시간 T10에서 하이로 되도록 상기 외부 시스템 클록 신호(CLK)는 다음의 시스템 메모리 액세스 사이클의 시작을 나타내는 하이로 된다(적어도 리드 및 라이트 액세스 동작들 모두가 요청되고 다음의 외부 시스템 클록 기간 동안에 수행되어야 하는 정도로).
도 3은 단지 리드 동작만이 수행되어야 하는, 즉 어떠한 라이트 동작도 요청되지 않거나 또는 특정한 외부 시스템 클록 사이클 동안에 수행되어야 하는 제2 시나리오의 타이밍 도이다. 리드 동작이 요청되는 한편에 칩 선택 핀들을 모니터링함으로써 어떠한 라이트 동작도 요청되지 않는 것으로 알려진다. 리드 동작을 위해서 하나의 칩 선택 핀이 제공되는 한편, 라이트 동작을 위해서 제2 칩 선택 핀이 제공된다.
공급되는 임의의 라이트 어드레스 없이(즉, 적절한 칩 선택 핀이 선택되지 않음), 도달할 수 있는 임의의 적용된 신호를 수신할 준비가 되도록 상기 라이트 래치 신호(BCLK)가 로우로 유지될 수 있다(본 발명의 실시예들이 도 2에 이미 도시된 바와 같이 신호(BCLK)의 전이를 억제하지 않는 것들을 또한 포함할 수 있음에도 불구하고). 유사하게, 라이트 요청의 부재시, 상기 멀티플렉서(104)로 하여금 상기 리드 포트 어드레스 래치(101)에 의해서 래치되고 홀딩되는 리드 포트 입력 신호를 상기 프리-디코더(106)에 연속적으로 전송하게 하도록, 상기 라이트 어드레스 스위치 신호(WCLK)가 또한 로우, 즉 리드 상태로 유지된다. 그렇지 않으면, 리드 동작을 구현하기 위해 필요한 신호들이 도 2와 관련하여 상기 설명한 바와 같이 시간들 T1 내지 T4 사이에서 수행된다. 도 2에 도시된 바와 같이, 시간들 T5 내지 T8을 포함하는 메모리 라이트 지원 동작들을 구현하기 위해 필요한 신호들은 불필요한 것으로서 생략될 수도 있다.
도 4는 단지 라이트 동작만이 수행되어야 하는, 즉 어떠한 리드 동작도 요청되지 않거나 또는 특정한 외부 시스템 클록 사이클 동안에 수행되어야 하는 제2 시나리오의 타이밍 도이다(리드 동작 칩 선택 핀이 선택되지 않음). 공급되는 임의의 리드 어드레스 없이, 수신할 수 있는 임의의 적용되는 신호를 수신할 준비가 되도록 상기 리드 래치 신호(ACLK)가 로우로 유지될 수 있다. 본 발명의 실시예들은 도 2에 이전에 도시된 바와 같이 본 발명의 실시예들은 상기 리드 래치 신호(ACLK)의 전이를 억제하지 않는 것들을 또한 포함할 수 있음이 주목된다. 리드 요청의 부재시에, 상기 멀티플렉서(104)로 하여금 상기 라이트 포트 어드레스 래치(102)에 의해서 래치되고 홀딩되는 라이트 포트 어드레스 신호를 상기 프리-디코더(106)로 전송하게 하도록, 상기 라이트 어드레스 스위치 신호(WCLK)가 (시간 T5에서) 상승하는 상기 라이트 래치 신호(BCLK)에 응답하여 하이 레벨로 세팅될 수 있다.
일반적으로, 리드에 대해서만 필요한 신호들을 생략하는 것, 라이트 동작을 수행하기 위해 필요한 그러한 신호들이 앞당겨질 수 있고(advanced), 즉 리드 및 라이트 동작들이 요청되고 수행되어야 할 때에 상기 외부 시스템 클록 신호(CLK)의 사이클 동안에 더 이르게 개시된다. 유사하게, 리드-전용 동작의 제2 시나리오에서와 같이, 상기 내부 클록 신호(ICLK)는 단지 이러한 제3 시나리오에서 라이트 동작이 수행되는 단일 사이클만을 포함하는 것을 필요로 한다. 따라서, 시간 T2에서 상기 내부 클록 신호(ICLK)는 라이트 래치 신호(BCLK)처럼 하이로 된다. 라이트 동작들은 일반적으로 리드 동작보다 완료하는데에 더 많은 시간을 필요로 하기 때문에, 상기 내부 클록 신호(ICLK)의 펄스 폭이 시간 T7까지 하이로 유지되도록 연장된다. 상기 내부 클록 신호(ICLK)의 하강 에지에 응답하여, 라이트 래치 신호(BCLK) 및 라이트 어드레스 스위치 신호(WCLK) 모두는 회로가 새로운 라이트 어드레스를 받아들이는 것을 준비하도록 로우 레벨로 리턴한다.
특정한 회로가 기술되었지만, 당업자들은 본 발명을 실시하기 위해 개시된 회로 모두를 필요로 하지 않다는 것을 이해할 것이다. 게다가, 본 발명의 초점을 유지하기 위해서, 특정한 잘 알려진 회로들이 기술되지 않았다. 유사하게, 본 설명이 특정한 위치들에서 논리적 "0" 및 논리적 "1"을 지칭하였지만, 당업자는 본 발명의 동작에 영항을 미치는 것이 없이, 대응하게 조정된 회로의 나머지로 상기 논리적 값들이 스위칭될 수 있음을 이해한다.
특정한 실시예들이 설명의 목적들로 이상에서 제공되었지만, 본 발명은 이에 제한되지 않는다. 제1 메모리 액세스 동작이 라이트 동작이고 제2 메모리 액세스 동작이 리드 동작인, 제1 메모리 액세스 동작이 라이트 동작이고, 제2 메모리 액세스 동작이 라이트 동작인, 그리고 제1 메모리 동작이 리드 동작이고 제2 메모리 액세스 동작이 리드 동작인 실시예들에서 상기 의사-듀얼 포트 메모리의 제어 회로가 사용될 수 있다. 따라서, 기술되는 특정한 실시예들의 다양한 특징들의 다양한 수정들, 개조들, 및 조합들이 청구항들에 기술된 바와 같은 본 발명의 범위를 벗어남이 없이 실시될 수가 있다.

Claims (20)

  1. 의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템으로서,
    외부 클록 신호에 응답하여 리드 어드레스를 홀딩하도록 동작가능한 리드 포트 어드레스 래치;
    상기 외부 클록 신호에 응답하여 라이트 어드레스를 홀딩하도록 동작가능한 라이트 포트 어드레스 래치;
    제1 메모리 동작의 모니터링에 기초하여 리드/라이트 메모리 액세스를 제어하는 제어 회로; 및
    상기 제어 회로로부터의 스위치 신호에 응답하여 홀딩된 리드 어드레스 및 홀딩된 라이트 어드레스 간에 스위칭하는 멀티플렉서를 포함하는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  2. 제1항에 있어서,
    상기 제1 메모리 동작은 메모리 리드 동작인,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  3. 제2항에 있어서,
    상기 리드 포트 어드레스 래치는 상기 리드 동작 후에 해제하는(release),
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  4. 제3항에 있어서,
    상기 라이트 어드레스 래치는 상기 리드 동작 이후에 래치가 유지되는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  5. 제4항에 있어서,
    상기 라이트 포트 어드레스는 라이트 동작 이후에 해제하는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  6. 제1항에 있어서,
    상기 제어 회로는 자기 타이밍 지연을 생성하는 자기 시간 지연 회로를 포함하고, 상기 제어 회로는 제2 메모리 동작을 개시하기 위해 상기 자기 타이밍 지연 이후에 상기 내부 클록 신호를 어설트(assert)하는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  7. 제2항에 있어서,
    상기 제어 회로는 상기 리드 동작의 검출된 완료에 응답하여 상기 스위치 신호의 발생을 개시하는 자기 시간 트랙킹 회로를 포함하는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  8. 제7항에 있어서,
    상기 검출된 완료는 더미 비트 라인의 모니터링에 기초하는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  9. 제1항에 있어서,
    상기 제어 회로는 리드/라이트, 리드 전용, 및 라이트 전용 동작 모드들을 식별하도록 동작하는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  10. 제2항에 있어서,
    상기 제어 회로는 리드 요청의 부재에 응답하여 라이트 동작의 타이밍을 앞당기는(advance),
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  11. 제1항에 있어서,
    상기 제1 메모리 동작은 라이트 동작인,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  12. 제2항에 있어서,
    상기 멀티플렉서는 상기 리드 어드레스가 상기 메모리 어드레스 유닛으로 전송되는 디폴트 상태를 유지하도록 동작가능한,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  13. 제2항에 있어서,
    상기 리드 동작이 적어도 실질적으로 완료된 이후에 상기 홀딩된 라이트 어드레스를 수신하는 프리-디코더를 더 포함하는,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  14. 제13항에 있어서,
    내부 클록 신호의 제2 어설션(assertion)을 수신하기 이전에 상기 프리-디코더로부터 상기 라이트 어드레스를 수신하는 게이트를 더 포함하고, 상기 내부 클록 신호의 제1 어설션은 상기 외부 클록 신호에 응답적인,
    의사 듀얼 포트 메모리 어드레스 멀티플렉싱 시스템.
  15. 메모리로의 어드레스 신호의 적용을 제어하는 방법으로서,
    리드 및 라이트 요청들을 검출하는 단계;
    라이트 요청의 부재시 리드 요청에 응답하여, 리드 어드레스를 메모리 컴포넌트에 공급하는 단계;
    리드 요청의 부재시 라이트 요청에 응답하여, 라이트 어드레스를 상기 메모리 컴포넌트에 공급하는 단계; 및
    단일 클록 사이클 동안에 수행될 리드 요청 및 라이트 요청 모두에 응답하여,
    i) 상기 메모리 컴포넌트에 상기 리드 어드레스를 공급하는 단계,
    ii) 리드 동작의 모니터링에 기초하여, 상기 라이트 어드레스를 상기 메모리 컴포넌트에 공급하기 위해 상기 단일 클록 사이클 내에서 시간을 결정하는 단계, 및
    iii) 상기 결정된 시간에 상기 메모리 컴포넌트로 상기 라이트 어드레스를 공급하기 위해서 상기 리드 어드레스와 상기 라이트 어드레스 사이에서 스위칭하는 단계를 포함하는,
    메모리로의 어드레스 신호의 적용을 제어하는 방법.
  16. 제15항에 있어서,
    상기 결정하는 단계는 더미 비트 라인의 상태를 센싱하는 단계를 포함하는,
    메모리로의 어드레스 신호의 적용을 제어하는 방법.
  17. 제15항에 있어서,
    상기 결정하는 단계는 리드 동작의 완료를 검출하는 단계를 포함하는,
    메모리로의 어드레스 신호의 적용을 제어하는 방법.
  18. 제15항에 있어서,
    상기 단일 클록 사이클 동안에 수행될 상기 리드 요청 및 상기 라이트 요청 모두에 응답하여, 상기 라이트 및 리드 어드레스들이 제1 기간(period) 동안에 각각의 리드 및 라이트 포트 어드레스 래치들에 저장되고, 바로 이후의 기간 동안에 단지 상기 라이트 어드레스만이 상기 라이트 포트 어드레스 래치에 저장되고 상기 리드 포트 어드레스 래치가 해제되는,
    메모리로의 어드레스 신호의 적용을 제어하는 방법.
  19. 제15항에 있어서,
    상기 리드 및 라이트 요청들이 초기 시간 기간 동안에 존재하는지 여부, 또는 상기 리드 및 라이트 요청 중 단지 하나만이 상기 초기 시간 기간 동안에 존재하는지 여부에 종속적인 주파수를 갖는 내부 클록 신호를 발생시키는 단계를 더 포함하는,
    메모리로의 어드레스 신호의 적용을 제어하는 방법.
  20. 제15항에 있어서,
    라이트 요청만이 상기 초기 시간 기간 동안에 존재하는지 여부에 종속적인 기간을 갖는 내부 클록 신호를 발생시키는 단계를 더 포함하는,
    메모리로의 어드레스 신호의 적용을 제어하는 방법.
KR1020107022886A 2008-03-13 2009-02-27 의사-듀얼 포트 메모리에서의 어드레스 멀티플렉싱 KR101153109B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/047,593 US7760562B2 (en) 2008-03-13 2008-03-13 Address multiplexing in pseudo-dual port memory
US12/047,593 2008-03-13

Publications (2)

Publication Number Publication Date
KR20100135804A true KR20100135804A (ko) 2010-12-27
KR101153109B1 KR101153109B1 (ko) 2012-06-04

Family

ID=40577669

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107022886A KR101153109B1 (ko) 2008-03-13 2009-02-27 의사-듀얼 포트 메모리에서의 어드레스 멀티플렉싱

Country Status (12)

Country Link
US (2) US7760562B2 (ko)
EP (1) EP2263235B1 (ko)
JP (1) JP2011515002A (ko)
KR (1) KR101153109B1 (ko)
CN (1) CN101971263A (ko)
BR (1) BRPI0909624A2 (ko)
CA (1) CA2717842C (ko)
ES (1) ES2540058T3 (ko)
MX (1) MX2010009991A (ko)
RU (1) RU2490731C2 (ko)
TW (1) TW201005749A (ko)
WO (1) WO2009114288A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011055172A1 (de) 2010-12-27 2012-06-28 Lg Display Co., Ltd. Verfahren zum Setzen eines Gammawerts einer Displayvorrichtung

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory
CN101908366A (zh) * 2010-05-26 2010-12-08 秉亮科技（苏州）有限公司 用单端口存储单元实现多端口存储器的自定时控制方法
CN103065670A (zh) * 2011-10-24 2013-04-24 迈实电子(上海)有限公司 双端口存储器及其制造方法
US8699277B2 (en) 2011-11-16 2014-04-15 Qualcomm Incorporated Memory configured to provide simultaneous read/write access to multiple banks
US9911470B2 (en) 2011-12-15 2018-03-06 Nvidia Corporation Fast-bypass memory circuit
US8811109B2 (en) 2012-02-27 2014-08-19 Qualcomm Incorporated Memory pre-decoder circuits employing pulse latch(es) for reducing memory access times, and related systems and methods
CN103594110B (zh) * 2012-08-15 2017-09-15 上海华虹集成电路有限责任公司 替代双端口静态存储器的存储器结构
CN103632712A (zh) 2012-08-27 2014-03-12 辉达公司 存储单元和存储器
US9685207B2 (en) 2012-12-04 2017-06-20 Nvidia Corporation Sequential access memory with master-slave latch pairs and method of operating
CN103106918B (zh) * 2012-12-24 2015-12-02 西安华芯半导体有限公司 一种使用单端口存储单元的两端口静态随机存储器
US9208841B2 (en) * 2013-03-15 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US10141930B2 (en) 2013-06-04 2018-11-27 Nvidia Corporation Three state latch
US9418730B2 (en) * 2013-06-04 2016-08-16 Nvidia Corporation Handshaking sense amplifier
US9418714B2 (en) 2013-07-12 2016-08-16 Nvidia Corporation Sense amplifier with transistor threshold compensation
US9076553B2 (en) * 2013-11-13 2015-07-07 Taiwan Semiconductor Manufacturing Company Limited SPSRAM wrapper
TWI602196B (zh) * 2014-04-02 2017-10-11 補丁科技股份有限公司 記憶體元件的控制方法、記憶體元件以及記憶體系統
US9324416B2 (en) 2014-08-20 2016-04-26 Qualcomm Incorporated Pseudo dual port memory with dual latch flip-flop
US9520165B1 (en) * 2015-06-19 2016-12-13 Qualcomm Incorporated High-speed pseudo-dual-port memory with separate precharge controls
US10061542B2 (en) * 2015-09-15 2018-08-28 Qualcomm Incorporated Pseudo dual port memory
GB201603589D0 (en) * 2016-03-01 2016-04-13 Surecore Ltd Memory unit
US9978444B2 (en) 2016-03-22 2018-05-22 Qualcomm Incorporated Sense amplifier enabling scheme
US10298348B2 (en) * 2016-04-01 2019-05-21 Ipg Photonics Corporation Transparent clocking in a cross connect system
JP6682367B2 (ja) 2016-06-08 2020-04-15 ルネサスエレクトロニクス株式会社 マルチポートメモリ、メモリマクロおよび半導体装置
US10032506B2 (en) * 2016-12-12 2018-07-24 Stmicroelectronics International N.V. Configurable pseudo dual port architecture for use with single port SRAM
US11164614B1 (en) * 2020-07-10 2021-11-02 Taiwan Semiconductor Manufacturing Company Limited Memory architecture
US11398274B2 (en) * 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
CN114550770B (zh) * 2022-02-28 2024-05-03 上海华力微电子有限公司 一种双端口sram控制电路及其控制方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1569904A1 (ru) * 1988-07-15 1990-06-07 Харьковский политехнический институт им.В.И.Ленина Устройство дл контрол блоков пам ти
RU1817134C (ru) 1990-03-05 1993-05-23 Научно-производственное объединение "Интеграл" Устройство разрешени конфликтной ситуаций в двухпортовом запоминающем устройстве
SU1718270A1 (ru) 1990-03-29 1992-03-07 Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева Многопортовое запоминающее устройство
JP4018159B2 (ja) * 1993-06-28 2007-12-05 株式会社ルネサステクノロジ 半導体集積回路
JP3304577B2 (ja) * 1993-12-24 2002-07-22 三菱電機株式会社 半導体記憶装置とその動作方法
CA2146472C (en) * 1994-04-22 2007-10-09 Kevin Elliott Bridgewater Packet video signal inverse transport processor with memory address circuitry
KR0142968B1 (ko) 1995-06-30 1998-08-17 김광호 반도체 메모리 장치의 클럭 발생 장치
US5612923A (en) 1996-05-09 1997-03-18 Northern Telecom Limited Multi-port random access memory
US5781480A (en) 1997-07-29 1998-07-14 Motorola, Inc. Pipelined dual port integrated circuit memory
US5907508A (en) 1997-10-28 1999-05-25 International Business Machines Corporation Method and apparatus for single clocked, non-overlapping access in a multi-port memory cell
US5956286A (en) 1997-10-28 1999-09-21 International Business Machines Corporation Data processing system and method for implementing a multi-port memory cell
JP3871813B2 (ja) * 1998-08-10 2007-01-24 株式会社ルネサステクノロジ マルチポートメモリ、データプロセッサ及びデータ処理システム
JP2000173270A (ja) * 1998-12-04 2000-06-23 Matsushita Electric Ind Co Ltd 半導体メモリ
US6252814B1 (en) * 1999-04-29 2001-06-26 International Business Machines Corp. Dummy wordline circuitry
KR100415192B1 (ko) * 2001-04-18 2004-01-16 삼성전자주식회사 반도체 메모리 장치에서 읽기와 쓰기 방법 및 장치
RU20972U1 (ru) * 2001-06-04 2001-12-10 Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Рубин" Управляющий аппаратно-программный комплекс для обработки радиолокационной информации
US6882562B2 (en) * 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
RU2273879C2 (ru) 2002-05-28 2006-04-10 Владимир Владимирович Насыпный Способ синтеза самообучающейся системы извлечения знаний из текстовых документов для поисковых систем
JP4405215B2 (ja) * 2002-09-12 2010-01-27 パナソニック株式会社 メモリ装置
JP2004259318A (ja) 2003-02-24 2004-09-16 Renesas Technology Corp 同期型半導体記憶装置
US6809983B2 (en) * 2003-03-25 2004-10-26 Lsi Logic Corporation Clock generator for pseudo dual port memory
JP2005044334A (ja) 2003-07-09 2005-02-17 Hitachi Ltd 非同期制御回路と半導体集積回路装置
JP4568522B2 (ja) * 2004-04-14 2010-10-27 株式会社リコー 半導体記憶装置
RU50018U1 (ru) * 2005-08-24 2005-12-10 Открытое акционерное общество "Научно-производственное предприятие "Рубин" (ОАО "НПП "Рубин") Мультиплексор передачи данных
US7319632B2 (en) 2005-11-17 2008-01-15 Qualcomm Incorporated Pseudo-dual port memory having a clock for each port
US7251193B2 (en) 2005-11-17 2007-07-31 Qualcomm Incorporated Pseudo-dual port memory where ratio of first to second memory access is clock duty cycle independent
US8315693B2 (en) 2006-02-28 2012-11-20 Physio-Control, Inc. Electrocardiogram monitoring
US7499347B2 (en) * 2006-08-09 2009-03-03 Qualcomm Incorporated Self-timing circuit with programmable delay and programmable accelerator circuits
US7760562B2 (en) * 2008-03-13 2010-07-20 Qualcomm Incorporated Address multiplexing in pseudo-dual port memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011055172A1 (de) 2010-12-27 2012-06-28 Lg Display Co., Ltd. Verfahren zum Setzen eines Gammawerts einer Displayvorrichtung

Also Published As

Publication number Publication date
CA2717842C (en) 2014-08-26
RU2010141856A (ru) 2012-04-20
US7760562B2 (en) 2010-07-20
US8570818B2 (en) 2013-10-29
WO2009114288A1 (en) 2009-09-17
CN101971263A (zh) 2011-02-09
RU2490731C2 (ru) 2013-08-20
JP2011515002A (ja) 2011-05-12
EP2263235B1 (en) 2015-03-25
ES2540058T3 (es) 2015-07-08
MX2010009991A (es) 2010-12-21
BRPI0909624A2 (pt) 2018-05-29
EP2263235A1 (en) 2010-12-22
US20110051537A1 (en) 2011-03-03
CA2717842A1 (en) 2009-09-17
US20090231937A1 (en) 2009-09-17
KR101153109B1 (ko) 2012-06-04
TW201005749A (en) 2010-02-01

Similar Documents

Publication Publication Date Title
KR101153109B1 (ko) 의사-듀얼 포트 메모리에서의 어드레스 멀티플렉싱
US6741515B2 (en) DRAM with total self refresh and control circuit
KR100989287B1 (ko) 혼합 비동기식 동기식 메모리 동작용 검출 회로
US7518947B2 (en) Self-timed memory having common timing control circuit and method therefor
KR100233973B1 (ko) 동기형 반도체 기억 장치
JP2001093275A (ja) 半導体集積回路装置
JP2004145955A (ja) 半導体記憶装置及びその制御方法
KR20050036881A (ko) 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법
JP6317876B2 (ja) メモリ仲裁回路網
US7042769B2 (en) Semiconductor memory device capable of accurate and stable operation
KR20070029193A (ko) 데이터 유지 래치를 갖는 메모리 장치
JP2001243765A (ja) 半導体記憶装置
KR100816631B1 (ko) 반도체 기억장치
US7440312B2 (en) Memory write timing system
US20130073790A1 (en) Magnetic random access memory with burst access
KR20040101329A (ko) 의사-정적 메모리 장치를 위한 비동기 인터페이스 회로와방법
JP3992901B2 (ja) 書込みインタラプト書込み機能を有する同期式ｄｒａｍ半導体装置
JPH1145567A (ja) 半導体記憶装置
US7813189B2 (en) Array data input latch and data clocking scheme
KR100449638B1 (ko) 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
JP2010044821A (ja) 半導体装置とメモリマクロ
US7089351B2 (en) Semiconductor memory device for preventing a late write from disturbing a refresh operation
KR20050087315A (ko) 리프레쉬 제어 회로
JP2009145757A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee