KR20050087315A - 리프레쉬 제어 회로 - Google Patents
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Abstract
본 발명은 리프레쉬 제어 회로에 관한 것으로써, 특히, 비동기 회로에서 글리츠성 칩선택신호가 발생할 경우 다중 워드라인의 패일을 방지할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 칩선택신호가 하이로 천이하는 구간의 펄스폭에 따라 리프레쉬 스타트 신호의 활성화 여부를 제어하여 리프레쉬 동작을 제어하되, 짧은 글리츠성 칩선택신호가 인에이블 될 경우 칩선택신호를 일정시간 지연시키고, 지연된 신호와 칩선택신호를 낸드연산한 값을 이용하여 리프레쉬 스타트 신호를 발생하도록 하여 비동기 회로에서 2개 이상의 다중 워드라인이 인에이블되는 것을 방지할 수 있도록 한다.
Description
본 발명은 리프레쉬 제어 회로에 관한 것으로써, 특히, 비동기 회로에서 글리츠성 칩선택신호가 발생할 경우 다중 워드라인의 패일을 방지할 수 있도록 하는 기술이다.
도 1은 종래의 리프레쉬 제어 회로에 관한 회로도이다.
종래의 리프레쉬 제어 회로는 낸드게이트 ND1,ND2, 래치 R1 및 로직 제어부(1)를 구비한다.
낸드게이트 ND1는 프리차지신호 PCG와 칩선택신호 CS를 낸드연산한다. 낸드게이트 ND2는 낸드게이트 ND1의 출력과 전원전압을 낸드연산한다. 낸드게이트 ND3,ND4로 이루어진 래치 R1는 프리 리프레쉬 스타트 신호 PREFS의 활성화시 낸드게이트 ND2의 출력을 래치한다. 로직 제어부(1)는 래치 R1의 출력을 로직 제어하여 리프레쉬 스타트 신호 REFS를 출력한다.
이러한 구성을 갖는 종래의 리프레쉬 제어 회로의 동작 과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 어드레스 ADD의 입력에 따라 엑티브 동작이 진행되고, 로오 엑티브 신호 RATV_Q가 인에이블 되면 리프레쉬 요구신호 SRREQ에 따라 엑티브 동작이 대기(Queue) 상태가 된다.
그리고, 칩선택신호 /CS가 하이로 천이하면 프리 리프레쉬 스타트 신호 PREFS가 하이로 스탠바이 상태일 경우 리프레쉬 스타트 신호 REFS가 하이로 천이하여 리프레쉬 동작을 수행한다.
만약, 엑티브 동작 중에 칩선택신호 /CS가 하이로 천이하는 구간 사이에서 리프레쉬를 발생시키는 리프레쉬 요구신호 SRREQ가 입력될 경우 수행되던 엑티브 신호가 대기(Queue) 상태가 되어 리프레쉬 동작을 수행하게 된다.
이때, 칩선택신호 /CS가 충분히 긴 시간동안 하이로 천이하지 않을 경우 리프레쉬 동작이 끝나고 엑티브 동작이 계속 진행될 때 워드라인 WL을 열어주기 위한 엑티브 신호 EATV가 빨리 인에이블된다.
이에 따라, 로오 엑티브 신호 RATV_Q에 의해 칩선택신호 /CS가 로우로 천이한 이후에 다음 엑티브 동작이 수행될 때 어드레스 스트로브 신호 ADD_STB와 엑티브 신호 EATV가 동시에 활성화되어 2개 이상의 다중 워드라인 WL0,WL1이 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 비동기 회로에서 글리츠성 칩선택신호가 발생할 경우 칩선택신호를 일정시간 지연시켜 다중 워드라인의 패일을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 리프레쉬 제어 회로는, 칩선택신호를 기설정된 지연시간만큼 지연하여 출력하는 지연부; 지연부의 출력과 칩선택신호를 논리연산하여 지연시간만큼 제 1레벨 신호를 유지하는 제 1논리소자; 프리차지 신호와 제 1레벨 신호를 논리연산하는 제 2논리소자; 프리 리프레쉬 스타트 신호의 상태에 따라 제 2논리소자의 출력을 래치하는 래치; 및 래치의 출력을 로직 제어하여 리프레쉬 동작을 수행하기 위한 리프레쉬 스타트 신호를 출력하는 로직 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 리프레쉬 제어 회로를 포함하는 시스템의 전체 구성도이다.
본 발명의 리프레쉬 제어 회로를 포함하는 시스템은 입력 제어부(10), 엑티브 로직(20), 셀프 리프레쉬 제어부(30) 및 어드레스 디코더(40)를 구비한다.
여기서, 입력 제어부(10)는 칩선택신호 /CS에 따라 입력되는 어드레스 ADD를 제어하여 엑티브 로직(20)과 어드레스 디코더(40)에 출력한다. 엑티브 로직(20)은 스테이트 머신으로 이루어지며 입력 제어부(10)로부터 인가되는 신호에 따라 엑티브 동작을 제어하여 로오 엑티브 신호 RATV_Q, 엑티브 신호 EATV 및 어드레스 스트로브 신호 ADD_STB를 출력한다. 그리고, 엑티브 로직(20)은 프리차지 신호 PCG와 리프레쉬 요구신호 SRREQ를 셀프 리프레쉬 제어부(30)에 출력한다.
또한, 셀프 리프레쉬 제어부(30)는 칩선택신호 /CS, 프리차지 신호 PCG 및 리프레쉬 요구신호 SRREQ에 따라 셀프 리프레쉬 동작을 제어하기 위한 리프레쉬 스타트 신호 REFS를 출력한다. 어드레스 디코더(40)는 입력 제어부(10)로부터 인가되는 신호에 따라 입력되는 어드레스를 디코딩하여 내부 어드레스 ADDN를 출력한다.
도 4는 도 3의 셀프 리프레쉬 제어부(30)에 관한 상세 회로도이다.
셀프 리프레쉬 제어부(30)는 지연부(31), 낸드게이트 ND5∼ND7, 래치 R2 및 로직 제어부(32)를 구비한다.
지연부(31)는 칩선택신호 CS를 일정시간(칩선택신호 /CS가 하이로 천이한 구간동안 리프레쉬 동작을 끝내지 못하는 시간) 지연하여 출력한다. 여기서, 지연부(31)의 지연시간은 칩선택신호 /CS가 하이로 천이하는 동안의 펄스폭에 따라 임의로 변경될 수 있다. 낸드게이트 ND5는 칩선택신호 CS와 지연부(31)의 출력을 낸드연산하여 출력신호 A를 출력한다. 낸드게이트 ND6는 프리차지 신호 PCG와 출력신호 A를 낸드연산한다.
낸드게이트 ND7는 전원전압과 낸드게이트 ND6의 출력을 낸드연산한다. 낸드게이트 ND8,ND9로 이루어진 래치 R2는 프리 리프레쉬 스타트 신호 PREFS의 활성화시 낸드게이트 ND7의 출력을 래치한다. 로직 제어부(32)는 래치 R2의 출력을 로직 제어하여 리프레쉬 스타트 신호 REFS를 출력한다.
이에 따라, 셀프 리프레쉬 제어부(30)는 칩선택신호 /CS에 의해 특정 칩이 선택되었을 경우, 칩선택신호 /CS가 하이로 천이하는 동안의 펄스폭에 따라 리프레쉬 스타트 신호 REFS의 활성화 여부를 제어한다.
이러한 구성을 갖는 본 발명의 리프레쉬 제어 회로의 동작 과정을 도 5의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 어드레스 ADD의 입력에 따라 엑티브 동작이 진행되고, 로우 엑티브 신호 RATV_Q가 인에이블 된다. 그리고, 리프레쉬 요구신호 SRREQ에 따라 엑티브 동작이 대기(Queue) 상태가 된다.
그리고, 짧은 글리츠성 칩선택신호 /CS가 입력되면 셀프 리프레쉬 제어 부(30)는 이를 노이즈로 인식하여 지연부(31)의 기설정된 지연시간만큼 칩선택신호 /CS가 지연된다. 이에 따라, 낸드게이트 ND5의 출력신호 A가 계속해서 하이 상태를 유지하게 된다. 즉, 칩선택신호 /CS가 짧은 글리츠성 신호일 경우 칩선택신호 /CS를 하이로 천이시키지 않고 계속해서 엑티브 동작을 수행하도록 한다.
이때, 하이 상태를 유지하는 칩선택신호 /CS의 펄스폭이 지연부(31)에 기설정된 지연시간 이상이 될 경우 리프레쉬 스타트 신호 REFS가 활성화되어 리프레쉬 동작을 수행하게 된다.
이에 따라, 칩선택신호 /CS가 하이로 천이하면 프리 리프레쉬 스타트 신호 PREFS가 하이로 스탠바이 상태일 경우 리프레쉬 스타트 신호 REFS가 하이로 천이하여 리프레쉬 동작을 수행한다.
반면에, 하이 상태를 유지하는 칩선택신호 /CS의 펄스폭이 지연부(31)에 기설정된 지연시간 이하가 될 경우 엑티브 동작이 끝나고 프리차지된 이후에 다시 리프레쉬가 수행되도록 한다.
이때, 셀프 리프레쉬 제어부(30)는 첫번째 어드레스 ADD의 입력시 리프레쉬 요구신호 SRREQ가 하이로 인에이블 될 경우에도 짧은 글리츠성 칩선택신호 /CS를 노이즈로 인식하기 때문에 셀프 리프레쉬 스타트 신호 REFS가 활성화되지 않는다.
이상에서 설명한 바와 같이, 본 발명은 비동기 회로에서 글리츠성 칩선택신호가 발생할 경우 칩선택신호를 일정시간 지연시켜 다중 워드라인의 패일을 방지할 수 있도록 하는 효과를 제공한다.
도 1은 종래의 리프레쉬 제어 회로에 관한 회로도.
도 2는 종래의 리프레쉬 제어 회로에 관한 동작 타이밍도.
도 3은 본 발명에 따른 리프레쉬 제어 회로를 포함하는 전체 시스템 구성도.
도 4는 본 발명에 따른 리프레쉬 제어 회로의 회로도.
도 5는 본 발명에 따른 리프레쉬 제어 회로에 관한 동작 타이밍도.
Claims (5)
- 칩선택신호를 기설정된 지연시간만큼 지연하여 출력하는 지연부;상기 지연부의 출력과 상기 칩선택신호를 논리연산하여 상기 지연시간만큼 제 1레벨 신호를 유지하는 제 1논리소자;프리차지 신호와 상기 제 1레벨 신호를 논리연산하는 제 2논리소자;프리 리프레쉬 스타트 신호의 상태에 따라 상기 제 2논리소자의 출력을 래치하는 래치; 및상기 래치의 출력을 로직 제어하여 리프레쉬 동작을 수행하기 위한 리프레쉬 스타트 신호를 출력하는 로직 제어부를 구비함을 특징으로 하는 리프레쉬 제어 회로.
- 제 1항에 있어서, 하이 상태를 유지하는 상기 칩선택신호의 펄스폭이 상기 지연시간 이상이 될 경우 상기 리프레쉬 스타트 신호가 활성화되어 리프레쉬 동작을 수행하고, 상기 칩선택신호의 펄스폭이 상기 지연시간 이하가 될 경우 리프레쉬 스타트 신호가 비활성화됨을 특징으로 하는 리프레쉬 제어 회로.
- 제 1항 또는 제 2항에 있어서, 상기 제 1논리소자는 낸드게이트임을 특징으로 하는 리프레쉬 제어 회로.
- 제 1항 또는 제 2항에 있어서, 상기 제 2논리소자는 낸드게이트임을 특징으로 하는 리프레쉬 제어 회로.
- 제 1항 또는 제 2항에 있어서, 상기 제 2논리소자의 출력과 전원전압을 논리연산하여 상기 래치에 출력하는 제 3논리소자를 더 구비함을 특징으로 하는 리프레쉬 제어 회로.
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2004
- 2004-02-26 KR KR1020040013053A patent/KR100583106B1/ko not_active IP Right Cessation
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