JP4568522B2 - 半導体記憶装置 - Google Patents
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Description
前記1サイクル内でのリード動作からライト動作への移行手段として、あらかじめ”L”または”H”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路とを含み実使用の回路を模擬して構成され、
前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第1のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第2のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第3のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第2のダミー出力により、メモリセルからデータを読み出す第1の状態からメモリセルへの書き込みを行なう第2の状態へと移行し、
前記第3のダミー出力により、前記第2の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第3の状態へと移行し、
前記第1のダミー出力により、前記第3の状態から前記第1の状態へと移行することで前記第1、第2、第3の状態が連続して繰り返し行われるようにし、
かつ、前記ビットライン対の一方に接続されたライン検出回路により、前記第1、第2、第3のダミー出力をすべて外部へ出力し、該第1、第2、第3のダミー出力により外部からの入力信号との同期を取ることを特徴とする。これにより、外部装置との同期がとれる。
以下、本発明の実施の形態を、図面をもとに説明する。図1は本発明の半導体記憶装置の第1の実施形態を示す回路ブロック図である。この半導体記憶装置100Aは、読み出し動作と書き込み動作が1サイクル内で行われるメモリとして動作する。
タイミング図には3サイクル分を示しており、それぞれのサイクル;(イ),(ロ),(ハ)は全て異なったモードの場合を示している。最初のサイクル(イ)は1サイクル内へのリード・ライトが異なる番地へ行われるもの、次のサイクル(ロ)が同一番地へリード・ライトが行われるときリードが優先されるもの(図2のBパターン)、最後のサイクル(ハ)が同一番地へリード・ライトが行われるときライトが優先されるもの(図2のAパターン)を示している。最初のサイクルはAパターン、Bパターンのいずれにも相当する。
図4は、本発明の第2の実施の形態である半導体記憶装置を表している。この半導体記憶装置100Bは、前例とはダミーメモリ回路が異なり、センスアンプ回路出力検出(SO)、ライトデータレベル検出(WO)、プリチャージレベル検出(PO)が行なえる別なダミーメモリ回路40Bを用いている。このダミーメモリ回路40Bでは、一方のビットラインにライン検出回路(Detector)21が接続されていて、1列のビットライン対で上記した全ての検出機能を実現できる。また、ライトバッファ14′を備え読出書込制御手段20′も実使用回路と同等になっている。半導体記憶装置100Bは上述した以外の部分については、前実施の形態と同様であり、同一部分には同一符号を付してその説明は省略する。
前述した実施の形態では列選択ゲートをリード用とライト用に分け、それらのスイッチング動作でリード・ライト切り替えを行っているが、これ以外にもセンスアンプ回路の入出力やライトバッファの動作タイミングを直接制御することで同等の制御が実現可能である。図8は、このような構成とした第3の実施の形態の半導体記憶装置の回路図である。
また、図9の回路図に示す第4の実施形態装置100Dのように書き込みデータをそのまま出力する既知のバイパス回路22を設け、アドレスの一致が検出されたときはセンスアンプ回路からの読み出し検出等に依る移行ではなく、バイパス回路22を経由して得た入力信号をセンスアンプ回路13に出力する方法によっても、クロック1サイクル内で読み出し動作と書き込み動作が行なえる半導体記憶装置が実現できる。上記以外の部分については、前実施の形態と同様であるため、同一部分には同一符号を付してその説明は省略する。
11…メモリアレイ
12,12′…プリチャージ回路
13…センスアンプ回路
14,14′…ライトバッファ
15…アドレス比較手段
16a,16f,16g…内部同期制御回路(control)
17…アドレス生成器
18…行選択回路(デコーダ)
19…列選択回路
20,20′…読出手段
21…ライン検出回路
22…バイパス回路
30…書込手段
40,40B…ダミーメモリ回路
100A,100B…半導体記憶装置(メモリ回路)
100C,100D…半導体記憶装置(メモリ回路)
WL…ワードライン
BL…ビットライン
REN…リード活性化信号
WEN…ライト活性化信号
Claims (3)
- 外部から入力されるクロック信号の立ち上がり、あるいは立ち下がりエッジのいずれか一方に同期して、プリチャージ動作、リード動作、ライト動作を1サイクルで行なう半導体記憶装置であって、
前記1サイクル内でのリード動作からライト動作への移行手段として、あらかじめ”L”または”H”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路とを含み実使用の回路を模擬して構成され、
前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第1のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第2のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第3のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第2のダミー出力により、メモリセルからデータを読み出す第1の状態からメモリセルへの書き込みを行なう第2の状態へと移行し、
前記第3のダミー出力により、前記第2の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第3の状態へと移行し、
前記第1のダミー出力により、前記第3の状態から前記第1の状態へと移行することで前記第1、第2、第3の状態が連続して繰り返し行われるようにし、
かつ、前記ビットライン対の一方に接続されたライン検出回路により、前記第1、第2、第3のダミー出力をすべて外部へ出力し、該第1、第2、第3のダミー出力により外部からの入力信号との同期を取ることを特徴とする半導体記憶装置。 - 初期状態として前記ビットライン対のいずれか一方を”L”レベル、他方を”H”レベルとし、
”L”レベルであるビットラインのレベルがある一定電位以上となった時点で前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する前記第1のダミー出力をプリチャージレベル検出信号として出力するようにしたことを特徴とする請求項1に記載の半導体記憶装置。 - 前記ダミーメモリ回路におけるセンスアンプ回路読み出し検出、プリチャージレベル検出、ライトデータレベル検出のうち少なくとも二つが、共通のビットライン対を使用して行われ、
プリチャージ”H”レベルの検出、センスアンプ回路読み出し検出時のビットライン”H”レベル側検出、ライトデータ”L”レベル側検出、が同一のビットライン側で行われることを特徴とする請求項1または2に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004118559A JP4568522B2 (ja) | 2004-04-14 | 2004-04-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004118559A JP4568522B2 (ja) | 2004-04-14 | 2004-04-14 | 半導体記憶装置 |
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Publication Number | Publication Date |
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JP2005302182A JP2005302182A (ja) | 2005-10-27 |
JP4568522B2 true JP4568522B2 (ja) | 2010-10-27 |
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Application Number | Title | Priority Date | Filing Date |
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JP2004118559A Expired - Fee Related JP4568522B2 (ja) | 2004-04-14 | 2004-04-14 | 半導体記憶装置 |
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JP (1) | JP4568522B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7760562B2 (en) * | 2008-03-13 | 2010-07-20 | Qualcomm Incorporated | Address multiplexing in pseudo-dual port memory |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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-
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JP2002313082A (ja) * | 2001-04-18 | 2002-10-25 | Samsung Electronics Co Ltd | 半導体メモリ装置における読み出し及び書き込み方法及び装置 |
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---|---|
JP2005302182A (ja) | 2005-10-27 |
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