JP2005302182A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】1ポートのメモリセルを複数個並べて構成されたメモリアレイ、メモリセルを選択するためのワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、プリチャージ回路と、センスアンプ回路と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路と、アドレス比較手段と、読出書込制御手段とを含み構成され、アドレスの一致を検出した場合には、後に行われる書き込み動作時の書き込みデータを、先に行われる読み出し動作に先行して出力させるように構成する。
【選択図】図1
Description
以下、本発明の実施の形態を、図面をもとに説明する。図1は本発明の半導体記憶装置の第1の実施形態を示す回路ブロック図である。この半導体記憶装置100Aは、読み出し動作と書き込み動作が1サイクル内で行われるメモリとして動作する。
タイミング図には3サイクル分を示しており、それぞれのサイクル;(イ),(ロ),(ハ)は全て異なったモードの場合を示している。最初のサイクル(イ)は1サイクル内へのリード・ライトが異なる番地へ行われるもの、次のサイクル(ロ)が同一番地へリード・ライトが行われるときリードが優先されるもの(図2のBパターン)、最後のサイクル(ハ)が同一番地へリード・ライトが行われるときライトが優先されるもの(図2のAパターン)を示している。最初のサイクルはAパターン、Bパターンのいずれにも相当する。
図4は、本発明の第2の実施の形態である半導体記憶装置を表している。この半導体記憶装置100Bは、前例とはダミーメモリ回路が異なり、センスアンプ回路出力検出(SO)、ライトデータレベル検出(WO)、プリチャージレベル検出(PO)が行なえる別なダミーメモリ回路40Bを用いている。このダミーメモリ回路40Bでは、一方のビットラインにライン検出回路(Detector)21が接続されていて、1列のビットライン対で上記した全ての検出機能を実現できる。また、ライトバッファ14′を備え読出書込制御手段20′も実使用回路と同等になっている。半導体記憶装置100Bは上述した以外の部分については、前実施の形態と同様であり、同一部分には同一符号を付してその説明は省略する。
前述した実施の形態では列選択ゲートをリード用とライト用に分け、それらのスイッチング動作でリード・ライト切り替えを行っているが、これ以外にもセンスアンプ回路の入出力やライトバッファの動作タイミングを直接制御することで同等の制御が実現可能である。図8は、このような構成とした第3の実施の形態の半導体記憶装置の回路図である。
また、図9の回路図に示す第4の実施形態装置100Dのように書き込みデータをそのまま出力する既知のバイパス回路22を設け、アドレスの一致が検出されたときはセンスアンプ回路からの読み出し検出等に依る移行ではなく、バイパス回路22を経由して得た入力信号をセンスアンプ回路13に出力する方法によっても、クロック1サイクル内で読み出し動作と書き込み動作が行なえる半導体記憶装置が実現できる。上記以外の部分については、前実施の形態と同様であるため、同一部分には同一符号を付してその説明は省略する。
11…メモリアレイ
12,12′…プリチャージ回路
13…センスアンプ回路
14,14′…ライトバッファ
15…アドレス比較手段
16a,16f,16g…内部同期制御回路(control)
17…アドレス生成器
18…行選択回路(デコーダ)
19…列選択回路
20,20′…読出手段
21…ライン検出回路
22…バイパス回路
30…書込手段
40,40B…ダミーメモリ回路
100A,100B…半導体記憶装置(メモリ回路)
100C,100D…半導体記憶装置(メモリ回路)
WL…ワードライン
BL…ビットライン
REN…リード活性化信号
WEN…ライト活性化信号
Claims (15)
- 1ポートのメモリセルを複数個並べて構成されたメモリアレイと、このメモリセルを選択するためのワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路と、
第1のアドレス信号により指定されたメモリセルからの読み出しを行なう読出手段と、
第2のアドレス信号により指定されたメモリセルへの書き込みを行なう書込手段と、
前記第1のアドレスと前記第2のアドレスが一致しているか否かを検出するアドレス比較手段と、
前記メモリセルに対して読み出しデータと書き込みデータの読み書きを制御する読出書込制御手段とを含み構成され、読み出し動作と書き込み動作が1サイクル内で行われる半導体記憶装置であって、
前記読出書込制御手段は、前記アドレス比較手段が前記アドレスの一致を検出した場合には、後に行われる書き込み動作時の書き込みデータを、先に行われる読み出し動作に先行して出力させるが、前記アドレスの一致が検出されない場合には、前記センスアンプ回路からの出力が完了した時点で、前記第1のアドレス信号により指定されたメモリセルからの読み出しを終了させ、前記第2のアドレス信号により指定されたメモリセルへの書き込みを開始させ得る、ことを特徴とする半導体記憶装置。 - 前記読出書込制御手段は、読み出し用の列選択回路と、書き込み用の列選択回路とを含み構成され、読み出し時には読み出し用の列選択回路を、書き込み時には書き込み用の列選択回路を、前記アドレス比較手段が前記アドレスの一致を検出した場合には前記列選択回路を両方選択することを特徴とする請求項1記載の半導体記憶装置。
- 外部から入力されるクロック信号の立ち上がり、あるいは立ち下がりエッジのいずれか一方に同期して、プリチャージ動作、リード動作、ライト動作を1サイクルで行なう事を特徴とする請求項1または2に記載の半導体記憶装置。
- 前記1サイクル内での読み出し動作から書き込み動作への移行手段として、
あらかじめ”L”または”H”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み構成されて、実使用の回路を模擬するダミーメモリ回路を備え、
上記ダミーメモリ回路におけるセンスアンプ回路からの読み出し信号に基づき、読み出し動作から書き込み動作へと移行するように構成されたことを特徴とする、請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 前記1サイクル内での読み出しから書き込みへの移行手段として、
あらかじめ”L”または”H”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、
前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第1のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第2のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第1のダミー出力により、プリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第1の状態からメモリセルからデータを読み出す第2の状態へと移行し、前記第2のダミー出力により、前記第2の状態からメモリセルへの書き込みを行なう第3の状態へと移行して、前記第1、第2、第3の状態が連続して行われるように構成されたことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 前記1サイクル内での読み出しから書き込みへの移行手段として、
あらかじめ”L”または”H”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、
前記センスアンプ回路からの読み出し状態を模擬する第1のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第2のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第1のダミー出力により、前記プリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第1の状態からメモリセルからデータを読み出す第2の状態へと移行し、前記第2のダミー出力により、前記第2の状態からメモリセルへの書き込みを行なう第3の状態へと移行して、前記第1、第2、第3の状態が連続して行われるように構成されたことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 前記1サイクル内での読み出しから書き込みへの移行手段として、
あらかじめ”L”または”H”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、
前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第1のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第2のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第3のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第1のダミー出力により、メモリセルからデータを読み出す第1の状態からメモリセルへの書き込みを行なう第2の状態へと移行し、前記第2のダミー出力により、前記第2の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第3の状態へと移行して、前記第3のダミー出力により、前記第3の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第1の状態へと移行して、前記第1、第2、第3の状態が連続して繰り返し行われるように構成されたことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 読み出しまたはライト用の内部同期信号を外部へ出力し、それらの内部同期信号に基づき入力される入力信号を外部から受け取ることを特徴とする請求項5〜7のいずれか1項に記載の半導体記憶装置。
- 初期状態として前記ビットライン対のいずれか一方を”L”レベル、他方を”H”レベルとし、
”L”レベルであるビットラインのレベルがある一定電位以上となった時点で前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する前記ダミー出力をプリチャージレベル検出信号として出力するようにしたことを特徴とする請求項5または7に記載の半導体記憶装置。 - 半導体記憶装置における検出回路は、通常使われるビットライン対およびライトバッファ回路と同様の構成とし、
前記ビットラインのレベルがある一定電位以下となった時点で前記ライトバッファ回路での書き込み状態を模擬する前記ダミー出力をライトバッファでの書き込み検出信号として出力するようにしたことを特徴とする請求項6または7記載の半導体記憶装置。 - 前記ダミーメモリ回路におけるセンスアンプ回路読み出し検出、プリチャージレベル検出、ライトバッファでの書き込み検出のうち少なくとも二つが、共通のビットライン対を使用して行われ、
プリチャージ”H”レベルの検出、センスアンプ回路読み出し検出時のビットライン”H”レベル側検出、ライトバッファでの書き込み”L”レベル側検出、が同一のビットライン側で行われることを特徴とする請求項5〜9のいずれか1項に記載の半導体記憶装置。 - 前記読出書込制御手段は、書き込みデータ線と読み出しデータ線の間にバイパス回路を備え、前記アドレス比較手段が前記アドレスの一致を検出した時には前記バイパス回路で書き込みデータをそのまま読み出しデータ線上に出力することを特徴とする請求項1または2記載の半導体記憶装置。
- 前記アドレスの一致が検出された場合に書き込みデータを先行して出力する動作と、1サイクル以上前の書き込みデータを出力する動作とを選択できることを特徴とする請求項1〜12のいずれか1項に記載の半導体記憶装置。
- 1サイクル内での動作として、読み出しアドレスと書き込みアドレスに共通のアドレスを入力し、前記同一サイクルの書き込みデータを先行読み出しする方法による書き込み動作のみを実行するモード(Write-mode)と、
読み出し活性化信号(WEN)を生成しないことにより、書き込み動作のみを実行するモード(Write-mode)と、
書き込み活性化信号(WEN)を生成しないことにより、読み出し動作のみを実行するモード(Read-mode)と、
読み出し活性化信号(REN)、書き込み活性化信号(WEN)をともに生成しないことにより、読み出し動作も書き込み動作も行なわないモード(Sleep-mode)を選択可能に構成され、
Read-Write,Write-Read,Read,Write,Sleepの5通りの動作のいずれか一つを選択できることを特徴とする請求項1〜13のいずれか1項に記載の半導体記憶装置。 - 前記読み出しアドレスおよび、前記書き込み用アドレスはともに単一のアドレス端子に接続され、外部から供給されるクロック信号の論理レベル状態に応じて、読み出し用あるいは書き込み用それぞれのアドレスを取り込むことを特徴とする請求項1〜請求項14記載の半導体記憶装置。
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Application Number | Priority Date | Filing Date | Title |
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